[VHDL编程] PULSE_CDC

说明：Clock Domain Crossing (SLOW-to-FAST OR FAST-to-SLOW). This module transfers pulse IN clock domain to OUT clock -Clock Domain Crossing (SLOW-to-FAST OR FAST-to-SLOW). This module transfers pulse IN clock domain to
<dimaz88> 在 2024-12-26 上传 | 大小：1kb | 下载：0

[VHDL编程] CIC_interpolator_wer1

说明：CIC interpolation filter which DOESNT WORK-CIC interpolation filter which DOESNT WORK!!
<chujec> 在 2024-12-26 上传 | 大小：1kb | 下载：0

[VHDL编程] driver

说明：基于FPGA的脉冲发生，使用的是Quartus仿真环境以及VHDL语言编译-FPGA-based pulse generation, using Quartus simulation environment and VHDL language compiler
<张张> 在 2024-12-26 上传 | 大小：1kb | 下载：0

[VHDL编程] FIR_filter

说明：fir滤波器,FIR_filter design code-FIR_filter design code
<jason> 在 2024-12-26 上传 | 大小：1kb | 下载：0

[VHDL编程] ov7670_capture

说明：ov7670摄像头捕获代码，VHDL，稍加修改即可完成OV系列其他摄像头的捕获操作-ov7670 camera to capture the code, VHDL, slightly modified to complete the OV series of other camera capture operation
<冯鑫> 在 2024-12-26 上传 | 大小：1kb | 下载：0

[VHDL编程] ov7670_controller

说明：ov7670的控制器代码，VHDL，稍加修改即可完成ov系列的摄像头的控制-control ov7670 controller code, VHDL, slightly modified to complete ov series cameras
<冯鑫> 在 2024-12-26 上传 | 大小：1kb | 下载：0

[VHDL编程] PWM

说明：使用FPGA/CPLD 输出固定占空比PWM波形。-using FPGA/CPLD output PWM waveform
<john> 在 2024-12-26 上传 | 大小：1kb | 下载：0

[VHDL编程] shift-register

说明：FPGA/CPLD 的verilog移位寄存器代码。-verilog shift register code.
<john> 在 2024-12-26 上传 | 大小：1kb | 下载：0

[VHDL编程] shizhong

说明：一个简单的时钟程序，适合刚接触FPGA的菜鸟，真的是很简单的东西-time clock
<baiqiujian> 在 2024-12-26 上传 | 大小：1kb | 下载：0

[VHDL编程] LCD

说明：FPGA用于LCD12864的显示程序，采用并行接口，显示固定内容-verilog for 12864 screen
<baiqiujian> 在 2024-12-26 上传 | 大小：1kb | 下载：0

[VHDL编程] adc0809

说明：ADC0809驱动，VHDL语言描述，开发环境QUARTUS-ADC0809 driver, VHDL language, development environment QUARTUSII
<> 在 2024-12-26 上传 | 大小：1kb | 下载：0

[VHDL编程] counter

说明：Counter code in verilog for counting till 59.-Counter code in verilog for counting till 59.99
<Uzair> 在 2024-12-26 上传 | 大小：1kb | 下载：0