资源列表

« 1 2 ... .48 .49 .50 .51 .52 4253.54 .55 .56 .57 .58 ... 4311 »

[VHDL编程gen_div

说明:通用偶数分频器,通过输入频率较高的时钟信号,在设置分频参数后,得到较低频率的时钟信号。-gen div
<zz> 在 2024-12-25 上传 | 大小:1kb | 下载:0

[VHDL编程digi_clk

说明:Digital watch in VHDL.
<victor> 在 2024-12-25 上传 | 大小:1kb | 下载:0

[VHDL编程clk_div

说明:Clock divider in VHDL.
<victor> 在 2024-12-25 上传 | 大小:1kb | 下载:0

[VHDL编程buffer_tri_state

说明:Buffer tristate in vhdl
<victor> 在 2024-12-25 上传 | 大小:1kb | 下载:0

[VHDL编程BCD_to_7_seg_decoder

说明:BCD to 7 segments display decoder
<victor> 在 2024-12-25 上传 | 大小:1kb | 下载:0

[VHDL编程image

说明:用来产生bayer彩色格式的图像测试程序,可生成彩色条纹,2tap输出-Bayer color format used to generate the image of a test program that can generate colored stripes, 2tap output
<孙敬辉> 在 2024-12-25 上传 | 大小:1kb | 下载:0

[VHDL编程mux4_1

说明:4對1得多工器,使用verilog與法寫成,包含test檔案-4to1 mux
<蘇柏睿> 在 2024-12-25 上传 | 大小:1kb | 下载:0

[VHDL编程full_adder1

说明:一位元全加法器,1位元輸入,使用Verilog語法,包含test檔案-1bit fulladder
<蘇柏睿> 在 2024-12-25 上传 | 大小:1kb | 下载:0

[VHDL编程fifo_mem

说明:同步FIFO,IP核生成ram,已验证可用。-Synchronous FIFO, IP core generation ram, verified available.
<Devin> 在 2024-12-25 上传 | 大小:1kb | 下载:0

[VHDL编程adc7923

说明:完成AD7923的控制和数据读取,AD7923为四路AD,SPI输出接口-Complete the AD7923 control and data read, AD7923 as four-way AD, SPI output interface
<高飞> 在 2024-12-25 上传 | 大小:1kb | 下载:0

[VHDL编程test

说明:FPGA最小系统测试程序,一个LED闪烁,一个LED点亮,可以完成最小系统的验证-Minimum FPGA system test procedure, an LED flashing, an LED light, can complete the minimum system verification
<高飞> 在 2024-12-25 上传 | 大小:1kb | 下载:0

[VHDL编程fenpin

说明:分频程序,偶数分频,奇数分频,占空比可调,小数分频-Dividing frequency division program, even, odd points frequency, duty cycle adjustable, the decimal frequency division
<高飞> 在 2024-12-25 上传 | 大小:1kb | 下载:0
« 1 2 ... .48 .49 .50 .51 .52 4253.54 .55 .56 .57 .58 ... 4311 »

源码中国 www.ymcn.org