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文件名称:aaa

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • 上传时间：
  • 2015-05-28
  • 文件大小：
  • 1kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • toma****
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

24位加法计数器，每一个信号的上升沿将使得计数器加1，实现从0 -1 -2 -3…… -22 - 23的循环计数器。-24 States adding type counter， every rising-edge signal increases the counter, and making sequence 0-1-2-...-22-23 cycled.
(系统自动生成,下载前可以参看下载内容)

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aaa.vhd

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