[VHDL编程] uart_send

说明：串口发送程序，用无数设备验证过的，可靠，波特率2M，系统时钟40M-Serial transmission program, verified by numerous equipment, reliable baud 2M, the system clock 40M
<张浩阳> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] vid_clkgen

说明：Xilinx xapp sink displayport vid clk geneator source
<asdfqqqwa> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] scan_led

说明：每个时钟，计数时间，实现8的扫描显示，在数码管上依次显示13579bdf，可以选择EDA实验箱，FPGA EP1C6Q240C8。-Each clock, counting time, achieve 8 scan display, turn on the digital tube display 13579BDF, can choose EDA experimental box, FPGA EP1C6Q240C8.
<LP> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] m_serial

说明：m序列产生。3个300阶m序列级联，产生近似随机的数数。输出包括串行输出的随机时钟和并行输出的32位的随机数。-m sequence generation. 3 300 m-order sequence cascade, resulting in an approximate number of random numbers. Output 32 of the random numbers and the parallel clock
<汪海兵> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] CfgDDS_9910

说明：dds ad9910配置的verilog hdl程序，模块化设计，输入待配置的数据，字长，启动信号，即可自动产生时序，完成一次配置，模块还有done握手信号，方便用户调用时，反复多次配置。-dds ad9910 configuration verilog hdl program, modular design, the input data to be configured, word length, the start signal,
<汪海兵> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] cordic

说明：cordic的代码，适合初学者学习和交流-cordic code, suitable for beginners to learn and exchange
<吕攀攀> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] gdi1

说明：Viterbi decoder is used for decoding data encoded using Convolution Forward Error Correction codes or data that suffers inter-symbol interference. They occur in a large proportion of digital transmission. Viterbi dec
<skb> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] tx_module

说明：串口通信，实现开发板与计算机之间的数据传输-A serial port communication, realizing the development board and the transfer of data between computers
<崔文超> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] ADS1278

说明：ADS1278 8通道ADC数据采集程序，AD采样深度24bit，保留16bit输出。状态机编写。-ADS1278 8-channel ADC data collection procedures, AD sampling depth of 24bit, 16bit output reserved. Write state machine.
<郭俊媛> 在 2024-10-06 上传 | 大小：1024 | 下载：1

[VHDL编程] Basys2_100_250General

说明：Spartan 3e basys2管脚控制文件-Spartan 3e basys2 Pin control file
<李超惠> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] spi_slave

说明：SPI功能模型，可以用于SPI的仿真验证工作，对其进行测试-Now for the SPI slave in the FPGA. Since the SPI bus is typically much slower than the FPGA operating clock speed, we choose to over-sample the SPI bus using the FPGA clock. That makes the s
<齐宇心> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] fifo

说明：深度256的异步fifo 使用verilog语言编写的，能够实现简单的读写，存储功能！-256 the depth of asynchronous FIFO
<王先生> 在 2024-10-06 上传 | 大小：1024 | 下载：0