[VHDL编程] fre_cnt

说明：基于FPGA的频率计模块，数码管显示频率值-Frequency meter module FPGA-based, digital display frequency value
<郭永峰> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] demodulation

说明：QPSK解调程序，verilog语言，基于FPGA的硬件描述语言-QPSK demodulation
<李晨曦> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] Limi

说明：用VHDL设计一个6位二进制计数器：用VHDL设计一个6位二进制计数器-VHDL design with a 6-bit binary counter
<莫灵敏> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] m

说明：本设计实现了一个12级m序列发生器，包含源文件及其测试文件。-This design has realized a level 12 m sequence generator, and the test file contains the source file.
<米彦逢> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] CLOCK

说明：有關時鐘的兩個程式，一個是好改的時鐘，一個是可重新計時的Counter-frequency eliminator and counter
<changxing> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] dh22

说明：這是一個非常失敗的dh22的verilog程式，用到算你雖，爽! -dh22 verilog
<changxing> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] ad9362_spi_cntl

说明：Analog Device RFIC AD9362 SPI Interface
<taewon> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] sat_det_block

说明：Saturation Detection Block Min/Max Parameter Input: I/Q
<taewon> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] AntiLog2

说明：fasto algorithm for inverse logarithm in verilog
<spydeeps> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] PULSE_CDC

说明：Clock Domain Crossing (SLOW-to-FAST OR FAST-to-SLOW). This module transfers pulse IN clock domain to OUT clock -Clock Domain Crossing (SLOW-to-FAST OR FAST-to-SLOW). This module transfers pulse IN clock domain to
<dimaz88> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] CIC_interpolator_wer1

说明：CIC interpolation filter which DOESNT WORK-CIC interpolation filter which DOESNT WORK!!
<chujec> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] driver

说明：基于FPGA的脉冲发生，使用的是Quartus仿真环境以及VHDL语言编译-FPGA-based pulse generation, using Quartus simulation environment and VHDL language compiler
<张张> 在 2024-10-06 上传 | 大小：1024 | 下载：0