[VHDL编程] Designing_With_FPGA_Part-2_LCD

说明：Designing With FPGA - Part 2
<juan> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] binDCT

说明：一种快速离散余弦变换硬件实现，对于初学者很有用-A fast discrete cosine transform implementation by using verilog
<xiaodonghu> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] AudioSubSystemStereo

说明：DE2-115 AUDIOSUBSSTEM
<ssthsfthsrths> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] agc_gen

说明：AGC(自动增益放大) Verilog代码 设计可以参考-AGC (automatic gain control) can refer to the Verilog code design
<ying> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] counterdiv

说明：用D触发器组成2分频电路，并对时钟进行计数-2-div frequency using D flip-flop circuit.
<lu> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] RAM_Delay

说明：利用块RAM实现数据延时，ab两路数据的位宽都是32位，a路延时16个时钟，b路延时8个时钟-Using block RAM data latency, ab two way data bits wide is 32, a way to delay 16 clock, eight clock delay b road
<PT> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] init_LCD

说明：Initializes Toppoly TD043MTEA1 LCD. R02: Type 1 Dot inversion, VD and HD low polarity, Latch data on falling edge, 800x480RGB R03: Software register standby, pre-charge enabled, 100 drive capacity, PWM enabled, VGL p
<Candace> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] final

说明：this vhdl code is for a 4th floor elevator control.
<asd> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] testbench_top_level.vhd

说明：testbench for top level, vhdl, audio synthesizer, top level
<aabdelwa> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] infrastructure.vhd

说明：infrastructure block for analog loop, vhdl, fpga, de2
<aabdelwa> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] top_level.vhd

说明：vhdl code for top level fpga, audio synthesizer
<aabdelwa> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] txmit

说明：uart设计，发送模块，无校验位。先输出一个低电平的起始位，然后从低到高输出8个数据位，接着是可选的奇偶校验位（这里没有），最后是高电平的停止位。-uart design, transmit module, no parity. First output of the start bit of a low level, and low to high output 8 data bits, then the optional pari
<Luke> 在 2024-10-06 上传 | 大小：1024 | 下载：0