[VHDL编程] generate-coordinates

说明：使用VHDL编写语言，巧妙的利用计数器和循环输出一个坐标系，由于VHDL出现负数比较麻烦，全部由正数代替，输出一个原点在中心，半径128的256×256的坐标。方便坐标变换以及用此坐标做算法。-Use of VHDL language, clever use of counter and loop outputs a coordinate system, because VHDL negative too much trouble, a
<韩韬> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] rgb2ycrcb

说明：基于fpga的RGB转YcRcB源程序，verilog语言-Fpga-based RGB to YcRcB source, verilog language
<nick> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] add

说明：VHDL 相应加法器的测试向量（test bench)，非常简单的。我已测试通过-VHDL equal 8-bit comparator routines, very simple. I have the test pass
<wangjianming> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] wave

说明：VHDL 语言 波形发生器（含test beach）。我测试通过-Waveform generator VHDL language (including test beach). I tested by
<wangjianming> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] SDRAM

说明：nios2 定时器功能实现的主函数，使用C语言完成-nios2 timer
<ma> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] timer

说明：定时器功能，主函数。nios2 quartus-nios2 quartus main
<ma> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] spi_hello

说明：SPI接口测试程序，Xilinx参考设计，ML507硬件测试通过.-SPI interface test code，Xilinx reference design，tested on ML507 platform.
<Zhang Qiang> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] hello_uart

说明：Uart接口测试程序，Xilinx参考设计，ML507硬件测试通过.--Uart interface test code，Xilinx reference design，tested on ML507 platform.
<Zhang Qiang> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] 16_QAM

说明：用verilog 语言编译16QAM调制-a great complied code of 16QAM modulation for OFDM
<罗月> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] data_scramble

说明：用verilog 语言编译数字通信中的符号扰码，预防长1或长0的出现-a great complied code of data sramble for OFDM
<罗月> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] CP_adder

说明：用verilog 语言实现数字通信中最先进的技术之一中的OFDM技术中的添加循环前缀，可以减少码间干扰，并实现符号同步-a great complied code of cyclic prefix for OFDM which is good for intersymbol interference and inter channel interference
<罗月> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] weiji

说明：基于FPGA的UART设计，fpga简单的波特率发生器设计-FPGA-based UART design, fpga design simple baud rate generator
<孟一> 在 2025-01-09 上传 | 大小：1kb | 下载：0