[VHDL编程] state

说明：简单状态机数码管显示,Quartus II VHDL设计语言-Asimple state machine digital tube display, Quartus II VHDL design language
<Any> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] ads1252

说明：用fpga控制ads1252采样，晶振高，速度快，采用的是同步模式，采样回来的前5个值不准，取值要从第6个值开始，第一位是标志位-With fpga control ads1252 sampling, crystal, high speed, using the synchronous mode, the first five sampling returned values ​ ​ are not allowed,
<zzt> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] p_s_fpga_to_mcu

说明：fpga与单片机通信，fpga端，fpga发送，单片机接受，能发多位数据，可以自己设置-Communication with the microcontroller fpga, fpga end, fpga sent microcontroller to accept, to send a number of data, you can set up their own
<zzt> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] ads7841_control

说明：本程序是fpga控制ads7841采样，fpga中用状态机来写时序，亲测可用-This procedure is fpga control ads7841 sampling, fpga using state machine to write timing, pro-test available
<zzt> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] dac7554_wr

说明：本程序为fpga控制dac7554输出，用状态机来写时序，亲测可用-The procedures for the fpga control dac7554 output, the state machine to write timing, pro-test available
<zzt> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] ADC

说明：CPLD ADC采集控制源码CPLD ADC采集控制源码-CPLD ADC
<王> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] counters

说明：用VHDL编写的最大值为255的计数器，供初学者参考-A 255 counter of VHDL，for Beginners Reference
<叶宗英> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] conditioner

说明：VHDL设计的空调系统有限状态自动机，带有VHDL测试平台代码-VHDL design of air-conditioning systems finite state automata with VHDL testbench code
<叶宗英> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] RAMexio

说明：verilog 语言的，PWM测试 梯形图速度控制程序新鲜的-verilog language, PWM speed control test procedures fresh Ladder
<hehh> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] divider

说明：用VHDL编写的多次分频器，带有VHDL测试平台代码-Multiple frequency divider with VHDL testbench code
<叶宗英> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] MCU_to_FPGA

说明：FPGA与单片机通信的代码，采用VHDL编写，已验证过-FPGA and MCU communication code, the preparation of VHDL has been verified
<曾宪深> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] generate-coordinates

说明：使用VHDL编写语言，巧妙的利用计数器和循环输出一个坐标系，由于VHDL出现负数比较麻烦，全部由正数代替，输出一个原点在中心，半径128的256×256的坐标。方便坐标变换以及用此坐标做算法。-Use of VHDL language, clever use of counter and loop outputs a coordinate system, because VHDL negative too much trouble, a
<韩韬> 在 2024-10-07 上传 | 大小：1024 | 下载：0