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[VHDL编程led

说明:使用quartusII实现verilog的流水灯编程(Use quartusII to implement verilog - flow lamp programming)
<zhouzhiyuan > 在 2024-11-09 上传 | 大小:1.27mb | 下载:0

[VHDL编程ezidebug-code

说明:Ezidebug 支持Xilinx,chipscope 寄存器链插入、数据采集和导出、重建testbench和软件仿真验证(Ezidebug supports Xilinx, chipscope register chain insertion, data acquisition and export, reconstruction of testbench and software simulation verification)
<vickbupt > 在 2024-11-09 上传 | 大小:332kb | 下载:0

[VHDL编程PCM

说明:verilog的pcm实现,程序书写规范,值得学习。(The PCM implementation of Verilog, the specification of program writing, is worth learning.)
<wanna丶 > 在 2024-11-09 上传 | 大小:5.12mb | 下载:0

[VHDL编程verilog串口通信程序

说明:串口通信程序,用于fpga的串口收发,并讲解了串口通信原理。(Serial communication program is used to receive and transmit the serial port of FPGA, and the principle of serial communication is explained.)
<yanyan5927 > 在 2024-11-09 上传 | 大小:102kb | 下载:0

[VHDL编程urat接收程序

说明:uart串口接收程序,实现基于Rs232传输线的数据的接收。(UART serial receiving program to realize data receiving based on Rs232 transmission line.)
<Thealeh > 在 2024-11-09 上传 | 大小:2.87mb | 下载:0

[VHDL编程fifo

说明:每一个时钟(clk_100m)上升沿,判断写请求信号是否为高电平,如果为高电平,那么就将数据线上的数据写入FIFO,然后在下一个时钟上升沿,wrf_use增加1,表示FIFO队列里的数据增加了一个。 细心的朋友可能会发现,其实在这一过程中,读请求信号一直为高电平,仔细分析这两张图片,大概可以得出如下判断: 在每个读时钟的上升沿,首先判断读请求信号是否为高电平,若为高电平,再判断FIFO是否为空,如果不为空,那么在下一个read_cl
<及个 > 在 2024-11-09 上传 | 大小:46kb | 下载:0

[VHDL编程Chapter4

说明:MIPS is a reduced instruction set computer (RISC) instruction set architecture (ISA)[1]:A-1[2]:19 developed by MIPS Technologies (formerly MIPS Computer Systems). The early MIPS architectures were 32-bit, with 64-bit ver
<Tom1215 > 在 2024-11-09 上传 | 大小:24kb | 下载:0

[VHDL编程Chapter8

说明:The architecture greatly influenced later RISC architectures such as Alpha. As of April 2017, MIPS processors are used in embedded systems such as residential gateways and routers.
<Tom1215 > 在 2024-11-09 上传 | 大小:43kb | 下载:0

[VHDL编程Desktop

说明:状态机简单程序轮流点亮LED小灯采用米勒型状态机(VHDL zhuangtaijishixian)
<西早 > 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程Desktop4

说明:VHDL编写的分频器和数码管轮流点亮程序(VHDL shumaguan fenpinqi)
<西早 > 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程Desktop7

说明:比较混乱 参考价值不大 慎重慎重慎重慎重 急用别进(cankoajiazhibuda shenzhong)
<西早 > 在 2024-11-09 上传 | 大小:4kb | 下载:0

[VHDL编程VLSI_IEEE_2016_List

说明:VHDL IEEE 2016,2017 Project List
<blore > 在 2024-11-09 上传 | 大小:222kb | 下载:0
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