[VHDL编程] electronic-clock

说明：基于FPGA的电子时钟的七段数码管显示+按键控制verilog程序-FPGA-based electronic clock seven-segment LED display+ button control verilog program
<王鹏> 在 2025-01-08 上传 | 大小：1kb | 下载：0

[VHDL编程] fulladd4

说明：全加器代码和测试激励文件，优化的全加器，占用FPGA资源少-Full adder code and test incentives
<张雷> 在 2025-01-08 上传 | 大小：1kb | 下载：0

[VHDL编程] Peak_SNR

说明：it describes how to calculate psnr for colorimage
<vksreedhar> 在 2025-01-08 上传 | 大小：1kb | 下载：0

[VHDL编程] Verilog

说明：七段数码管译码器.(Verilog)[FPGA]第一个Verilog程序,七段共阴数码管摸索了好几天,终于能完成敲入代码、综合、仿真、绑定引脚至下载的全套工作了 -. 七段数码管的lookup table module SEG7_LUT ( input [3:0] iDIG, output reg [6:0] oSEG ) always@(iDIG) begin case(iD
<王林林> 在 2025-01-08 上传 | 大小：1kb | 下载：0

[VHDL编程] guang_module

说明：TCD1209的驱动程序，可以编译通过的！-TCD1209 driver can be compiled by!
<刘蕾> 在 2025-01-08 上传 | 大小：1kb | 下载：0

[VHDL编程] 16-bit-binary-full-adder

说明：16位二进制全加器，带最高位的进位，主要用QUARTUS仿真工具实现-16-bit binary full adder
<peter> 在 2025-01-08 上传 | 大小：1kb | 下载：0

[VHDL编程] LabA1Design2

说明：设计模式比较器电路：电路的输入为两个8位无符号二进制数a、b和一个模式控制信号m；电路的输出为8位无符号二进制数y。当m=0时，y=MAX(a,b) 而当m=1时，则y=MIN(a,b)。要求用多层次结构设计电路，即调用数据选择器和比较器等基本模块来设计电路。-Design pattern comparator circuit: circuit input as two 8-bit unsigned binary numbers a,
<Peter> 在 2025-01-08 上传 | 大小：1kb | 下载：0

[VHDL编程] crc32

说明：循环冗余校验码，CRC32算法的Verilog代码-Cyclic redundancy check code, CRC32 algorithm Verilog code
<陈飞> 在 2025-01-08 上传 | 大小：1kb | 下载：0

[VHDL编程] basic-vanding-code

说明：basic vandig code vhdl
<micky> 在 2025-01-08 上传 | 大小：1kb | 下载：0

[VHDL编程] lagrange

说明：对原信号进行拉格朗日插值运算，实现信号重采样-The original signal Lagrange interpolation operation, to achieve signal resampling
<张斌泽> 在 2025-01-08 上传 | 大小：1kb | 下载：0

[VHDL编程] traffic-light-control-verilog-code

说明：交通灯控制器verilog代码，实现交通灯的控制-traffic light control verilog code
<徐以为> 在 2025-01-08 上传 | 大小：1kb | 下载：0

[VHDL编程] led_flow

说明：verilog 控制灯的闪烁，运用状态机写的-this code is about the Flicker of light
<胡> 在 2025-01-08 上传 | 大小：1kb | 下载：0