[VHDL编程] shumaguan

说明：各种数码管显示源码，七段，八段，共阳共阴都有，且都经过仿真得到正确的波形 -Various digital display source, segment, eight out of a total of yin yang are, and have been to get the correct waveform simulation
<刘媛媛> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] dingshi

说明：定时器加数码管显示源码，以及test bench测试模块源码，经modelsim仿真结果正确-Timer plus digital display source code, and test bench test module source code, by modelsim simulation results are correct
<刘媛媛> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] Structural-UpDown-Counter

说明：Structural UpDown Counter
<hadimk> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] ca_code

说明：nco的产生原理的相关代码；软件无线电、直接数据频 率合成器（DDS，Direct digital synthesizer）、快速傅立叶变换（FFT，Fast Fourier Transform） 等的重要组成部分，同时也是决定其性能的主要因素之一，用于产生可控的正弦波或余弦波。随着芯片集成度的提高、在信号 处理、数字通信领域、调制解调、变频调速、制导控制、电力电子等方面得到越来越广泛的应用-nco the generation pri
<李毅> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] AD9850-dds

说明：AD9850 DDS 驱动程序 下载值单片机即可使用-AD9850 DDS chip driver download value can be used
<kangxiaorong> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] eatfish

说明：vhdl语言，可以实现大鱼吃小鱼功能的时钟仿真仿真，经过测试可用-vhdl language, can achieve ones devour function clock simulation simulation, tested available
<我有> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] ADDER

说明：超前进位加法器。时序好，功能可靠.工程引用已经验证。-Lookahead adder. Timing is good, functional and reliable
<王建军> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] random

说明：8位伪随机序列发生器。在通信加扰，序列检测中有很强的工程应用-8 pseudo-random sequence generator. In communications scrambling sequence detection has a strong engineering applications
<王建军> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] Vpwm

说明：按键可调占空比的PWM波产生程序。语言：VHDL-Button adjustable duty cycle of the PWM wave generator. Language: VHDL
<夏景> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] RS422_receive

说明：该代码为串口接收数据源程序，可以帮助理解FPGA接收串口数据原理-UART RS422 receive
<tianye> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] DAC

说明：实现AD模数转换的作用，已通过验证，功能可以实现-Analog to digital converter to achieve the role of AD, has been validated, the function can be achieved
<耿新宇> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] 24

说明：基于6M晶振FPGA的篮球24秒计时器verilog HDL代码，附testbench-Verilog HDL code for FPGA-based 6M crystal basketball 24 seconds timer, with testbench
<单俍> 在 2024-10-07 上传 | 大小：1024 | 下载：0