[VHDL编程] 512点FFTVerilog实现

说明：关于FFT Verilog代码实现的源代码
<happyhongt@163.com> 在 2010-10-08 上传 | 大小：13030773 | 下载：0

[VHDL编程] BS

说明：用EDA设计ROM和RAM及其应用，用VHDL语言编程实现字符、汉字的存取并用点阵显示-ROM and RAM design with the EDA and its applications, using VHDL programming language characters, Chinese characters, access to and use dot-matrix display
<黄奇家> 在 2024-10-07 上传 | 大小：13039616 | 下载：0

[VHDL编程] fft3

说明：是用verilog写的FFt源码，通过编译基本是正确，希望对大家有所帮助-Is written FFt verilog source code, compile basic right, we want to help
<全昊> 在 2024-10-07 上传 | 大小：13030400 | 下载：0

[VHDL编程] time_three

说明：基于sopc的三个定时器的三种应用，希望可以帮到学习FPGA的人，谢谢！-The three timer-based sopc three applications, the desire to help people learn FPGA, thank you!
<zhouyu> 在 2024-10-07 上传 | 大小：13038592 | 下载：0

[VHDL编程] VHDLcircuitdesign

说明：《VHDL电路设计技术》，对于VHDL语言爱好者来说是一本很不错的参考资料！欢迎下载！-《VHDL circuit design technology》， VHDL language for lovers is a very good reference! Welcome to download!
<孔凯敏> 在 2024-10-07 上传 | 大小：12976128 | 下载：0

[VHDL编程] cal

说明：运用quartusII vhdl语言做成的计算器-Made use of quartusII vhdl calculator language
<yeung yun> 在 2024-10-07 上传 | 大小：13004800 | 下载：1

[VHDL编程] 8051_test

说明：用于在FPGA运行8051CPU的代码，很经典-run 8051 cpu on FPGA
<竹影月光> 在 2024-10-07 上传 | 大小：13061120 | 下载：0

[VHDL编程] adder

说明：选择相加器，可以通过拨动开关控制输入1，输入2，输入3的相加顺序。-Choose the summator, can through the toggle switch control input 1, type 2, input the addition order of 3.
<henry> 在 2024-10-07 上传 | 大小：12945408 | 下载：0

[VHDL编程] vedio_format

说明：本代码是bt1120 格式产生以及转换为rgb源代码，开发环境为vhdl。-this code describe the bt1120 generator and change form soure code.
<kenzhu> 在 2024-10-07 上传 | 大小：12942336 | 下载：1

[VHDL编程] DDR2_Control

说明：本源码是用FPGA控制DDR2芯片的vhdl源码，并使用了modelsim仿真软件测试代码-The source is the use of FPGA control DDR2 chip vhdl source, and the use of modelsim simulation software test code
<冯鹏飞> 在 2024-10-07 上传 | 大小：13041664 | 下载：0

[VHDL编程] ALTERA_FPGA_SDRAM

说明：使用ALTERA的FPGA控制SDRAM的verilog程序-Use ALTERA s FPGA to control SDRAM s verilog program
<李> 在 2024-10-07 上传 | 大小：13050880 | 下载：0

[VHDL编程] DDR2_Control

说明：参考例程之Verilog之实现DDR2时序控制实现，ISE开发平台完整工程(Implementation of DDR2 timing control implementation of reference routine Verilog, complete engineering of ISE development platform)
<tomll > 在 2024-10-07 上传 | 大小：13038592 | 下载：0