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[VHDL编程] lxh_xulijianceqi
说明:这是1个序列检测器,可以重复检测序列,在通信方面用的较多-This is a sequence detector, can detect repeat sequence, in communications with the more<李湘宏> 在 2024-10-15 上传 | 大小:1024 | 下载:0
[VHDL编程] add_16_pipe
说明:16位加法器的流水线计算,verilog代码,用于FPGA平台。-16 pipelined adder, verilog code for the FPGA platform.<qjyong> 在 2024-10-15 上传 | 大小:1024 | 下载:0
[VHDL编程] verilog_latch
说明:verilog实现锁存器,共有四个文件,包含测试文件-verilog achieve latches, a total of four documents, including test paper<zzm> 在 2024-10-15 上传 | 大小:1024 | 下载:0
[VHDL编程] verilogfifo
说明:verilog HDL实现先进先出栈,不含测试文件-verilog HDL achieve first-in first-out stack, non-test document<zzm> 在 2024-10-15 上传 | 大小:1024 | 下载:0
[VHDL编程] COUNT_4qiduan
说明:VHDL源代码.设计一个模为4的计数器,并在实验箱上用七段数码管显示结果-VHDL source code. Design a scale of four counters, and the experimental box used in paragraph 107 of Digital Display Results<sky> 在 2024-10-15 上传 | 大小:1024 | 下载:0