[VHDL编程] bingzhuanchuan

说明：这是一个用VHDL语言编写的并口转串口程序，在altera开发系统下验证通过，运用于开发板与计算机之间的通信，源程序可以提供参考-This is a use of the VHDL language Parallel to Serial procedures, In altera development system under test passed, the development of applied between the pa
<华涛> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] CU.v

说明：
<ansiwei> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] compDIVIDER

说明：基于VHDL语言描述的一个分频器，根据端口值，可作为四分频，八分频等分频器使用。-based on VHDL descr iption of a divider, according to port value, as a quarter of frequency, Frequency Divider interval such use.
<djksdf> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] mcuconnect

说明：基于VHDL语言开发的mcu与外部器件的接口程序，解决了高速mcu与低速外部器件的接口问题。-based on VHDL development mcu with external device interface, mcu solve the high-speed and low-speed external device interface.
<djksdf> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] I486bus

说明：基于VHDL语言开发的I486总线接口程序。实现了一个三态的总线，可保证数据的正常传输。-based on VHDL development of the I486 bus interface procedures. Implementation of a three-state bus can ensure that the normal data transmission.
<djksdf> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] yiwei

说明：跑马灯-是移位寄存器 有6个灯，无延时entity-Bomadeng-shift register is a six lights, without delay entity
<123> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] SPI_verilogHDL

说明：本原码是基于Verilog HDL语言编写的，实现了SPI接口设计，可以应用于FPGA,实现SPI协议的接口设计.在MAXII编译成功,用Modelsim SE 6仿真成功.-primitive code is based on Verilog HDL language, and achieving the SPI interface design, FPGA can be used to achieve agreement SPI i
<jevidyang> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] pwm_higt

说明：modelsim设计的可调占空比的方波程式-modelsim designed adjustable duty cycle of the square wave program
<yanfei> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] ps2_vhdl

说明：利用vhdl实现FPGA芯片从PS2键盘读出数据(0-F) 并在数码管上显示 -use FPGA chip from the PS2 keyboard sensed data (0-F) and displayed on a digital control
<刘音> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] uart0vhdl

说明：vhdl实现fpga和PC机的简单通信(发送),-vhdl achieve fpga and PC simple communication (transmission),
<刘音> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] dzzh

说明：eda课程设计:数字钟--vhdl语言全部源代码 -EDA curriculum design: digital clock- vhdl language all source code
<王伯燕> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] simple_fifo

说明：verilog HDL原码 一种简单的同步FIFO原码，可以被综合-verilog HDL original code a simple synchronous FIFO original code, which can be integrated
<zxz> 在 2024-10-15 上传 | 大小：1024 | 下载：0