[VHDL编程] MAXplusqiangda

说明：MAXplus抢答器课程设计做了很久的验证通过-MAXplus Responder course design a long time ago passed the test
<侧卫> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] yangwenli

说明：计费器设计中速度控制模块、里程计数模块、计费计数模块vhdl源代码-accounting device design speed control module, the mileage counter module, billing module count vhdl source code
<dartvader> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] GenCrc1

说明：并口硬盘标准PATA6的CRC效验码的vhdl代码-Parallel hard disk standard PATA6 the CRC code well-tested code vhdl
<hy> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] CommandResponse

说明：verilog语言写的sdram控制器—命令响应模块代码，经过测试，逻辑正确，可编译，可综合-verilog language written sdram controller-order response to the code, tested, logically correct, compiler, integrated
<hanjian> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] fq_divider

说明：分频器-Divider ..
<> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] chengxufengxiang

说明：这些程序我用MAX+PlusII软件测试均能通过编译，程序本身不复杂，旨在为刚接触VHDL语言的朋友提供一些样例，以便了解VHDL语言的基本构成。如果要运行测试，则新建文件名应于程序中实体名一致，文件后缀“.vhd”，不推荐直接通过复制、粘贴的方法录入程序，可能会引入错误字符。 -these procedures I used MAX PlusII Software Testing pass compiler, the process
<zhaoting> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] PushButton_Debouncer

说明：KEY INPUT DEBUNCE VERILOG-KEY INPUT DEBUNCE verilog
<林潮東> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] VHDLnf

说明：VHDL实现任意整数分频，--只要把n设置成你要分频的数值就可以了-VHDL arbitrary integer frequency,-- n as long as you want to set the frequency of the numerical breakdown on the
<赵海东> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] CHENGFAQI

说明：本源码是高速并行乘法器的设计源码，开发软件为MAX+PLUS.输入为两个带符号的二进制数-the source is a high-speed parallel multiplier design source, development of software for MAX PLUS. with the importation of two symbols of binary-
<朱冬梅> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] decdor_38

说明：用VHDL编的编码器,具有多种功能,希望呢温暖感跟大家共享~!-VHDL addendum to the encoder, with a variety of functions and warm sense of hope do share with you ~!
<leochen> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] ScanKb

说明：共阳极连接的键盘扫描程序 PC5 PC4 PC3 PC2 PC1 PC0 PC10 0 1 2 3 17 18 PC9 4 5 6 7 19 20 PC8 8 9 10 11 21 22 PC7 12 13 14 15 23 24 PC6 16 25 -total anodic bonding keyboard scanning procedures PC5 PC4 PC3 advection The
<zheng> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] carry-look-ahead-adder32

说明：This implements Carry look ahead adder in verilog
<ashwanth> 在 2024-10-15 上传 | 大小：1024 | 下载：0