[VHDL编程] traffic2

说明：用verilog编的小程序,希望对需要的人有所帮助-verilog series with a small procedure, and I hope to the people in need some help
<小名> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] CPLDxiaoche

说明：智能机器小车主要完成寻迹功能，由机械结构和控制单元两个部分组成。机械结构是一个由底盘、前后辅助轮、控制板支架、传感器支架、左右驱动轮、步进电机等组成。控制单元部分主要由主要包含传感器及其调理电路、步进电机及驱动电路、控制器三个部分。本设计的核心为控制器部分，采用Altera MAX7000S系列的EPM7064LC84-15作主控芯片。CPLD芯片的设计主要在MAX+plusⅡ10.0环境下利用VHDL语言编程实现。驱动步进电机电路主要
<lili> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] adder_4bit

说明：四位加法器，用OrCAD完成，可用于八位乃至十六位加法器的设计原型-four adder with OrCAD completed, can be used for eight or even 16 Adder design prototype
<z9z9> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] SCAN4

说明：四位信号检测器，用OrCAD完成，用于输入信号与机内信号的监测比较-four signal detector, complete with OrCAD for the input signal and the signal for more monitoring
<z9z9> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] conter1

说明：一个VHDL计数器。可进一步改装成实际的计数器使用-a VHDL counter. Can be further converted into actual use of the Counter
<z9z9> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] COUNT100

说明：一个数字计数器，每100秒即输出一个脉冲信号，可用于定时控制-a digital counter, every 100 seconds is a pulse output signal can be used for timing control
<z9z9> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] SHIFTLNE

说明：VHDL下的数字移位器，可作快速2进制乘法用，希望大家喜欢-VHDL under the Digital shifter and can be used for rapid multiplication using two 229 hope you like
<z9z9> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] I60BCD

说明：I60BCD是一个数字钟的显示模块，你也可以把它改装成别的器械显示用-I60BCD is a digital clock display module, you can also modified it into other equipment Display
<z9z9> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] vgactrl

说明：vga控制电路原码。主要有时序产生模块，彩条产生模块和接口模块。改程序主要用状态机来实现，两个计数器来控制状态的翻转。-vga control circuit original code. Sequencers have a major modules of exotic produce modules and interface modules. Procedures in the main state machine to achi
<lili> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] dds-design

说明：DDS design with vhdl language.
<> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] FIR_MAC

说明：filter design for chirp signal
<Ninja> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] FILTER

说明：VERILOG CODE FOR 1D FIR FILTER IMPLIMENTATION -VERILOG CODE FOR 1D FIR FILTER IMPLIMENTATION
<gsp> 在 2024-11-18 上传 | 大小：1kb | 下载：0