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[VHDL编程] 8LEDverilog
说明://led.v /*------------------------------------- LED显示模块:led(CLK,AF,ADDR,DATA) 功能: 显示 注意事项: 8位LED 参数: CLK:扫妙时钟输入,推荐1kHz AF:数码管输出,a~h ADDR:数码管选择位数出,0~2 DATA:显示数据输入0~9999 9999 编写人: 黄道斌 编写日期:<黄道斌> 在 2024-11-19 上传 | 大小:1kb | 下载:0
[VHDL编程] jop_core_cache
说明:JOP的内核缓存源码,不易找到,大家一定要顶啊-JOP kernel source code cache, not easy to find, we must kits<黄肖超> 在 2024-11-19 上传 | 大小:1kb | 下载:0
[VHDL编程] jop_core_arom
说明:这是最后一个,处理器内部ROM,如有需要,大家就顶-this is the last one, the processors internal ROM, if necessary, on the top you<黄肖超> 在 2024-11-19 上传 | 大小:1kb | 下载:0
[VHDL编程] addersubtractor
说明:这是个vhdl编写的16bit的加减法器-This is vhdl prepared by the modified instruments used in the 16bit<马永涛> 在 2024-11-19 上传 | 大小:1kb | 下载:0