[VHDL编程] plldigitalclock

说明：此文件是FPGA中数字时钟开发，包括时钟的分拼 ，备品-file is a digital clock FPGA development, including the sub-clock fight, spare
<liu> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] cla_vhd

说明：超前进位加法器的例子,包括源码和测试文件,压缩包,无密码.-CLA of examples, including source code and test documents, compressed, without a password.
<王卫> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] counter&adder

说明：counter and adder program by vhdl. Just enjoy it!-counter and adder program by VHDL. Just enj oy it!
<simon> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] gold

说明：SRL16是Virtex器件中的一个移位寄存器查找表。它有4个输入用来选择输出序列的长度。使用XCV50-6器件实现，共占用5个Slice。用来生成gold码。-SRL16 Virtex devices is a shift register lookup table. It has four input used to select the output sequence length. Use XCV50-6 device, occ
<zy> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] yyue

说明：音乐小程序，初学者使用参考-small procedures, the use of reference beginners
<comeonck> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] numberword

说明：计数器控制程序，希望能够给大家帮助！文件在ＭＡＸ　ＰＬＵＳ下开发，调试通过-counter control procedures, we hope to be able to help! MAX PLUS document under development, through debugging
<吴军> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] statem

说明：元件例化与层次设计，verilog 实例说明-components cases with the level of design, Verilog example
<赵英军> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] sineROM

说明：自己写得一个关于sine（32X24）的程序-own written on a sine (32X24) procedures
<皮桂> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] shift_split_data

说明：关于一个串行数据输入 根据时序将数据分两路输出的程序 -on a serial data input timing will be based on output data using two procedures
<皮桂> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] FTCTRL

说明：四位十进制频率计的顶层控制模块，用于生成测频需要的复位及控制信号-four decimal frequency of top-level control modules, used to generate the required frequency measurement and control signals reset
<萧飒> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] beipin

说明：用verilog写的cpld的各种分频程序，希望大家指正，谢谢！-using Verilog cpld written by the various sub-frequency procedures in the hope that we stand corrected, thank you!
<沈柱> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] Cpu_model

说明：Verilog HDL编写的CPU模型，很经典，比较通用-Verilog HDL prepared by the CPU model, classic, more generic
<wyl> 在 2024-10-15 上传 | 大小：1024 | 下载：0