[VHDL编程] i2c_adv7180

说明：ADV7180的i2c驱动程序，VHDL语言开发，有详细注释，适合初学者学习和参考。-ADV7180 i2c driver, VHDL language development, have detailed comments, suitable for beginners learning and reference.
<谢小辉> 在 2024-10-15 上传 | 大小：880640 | 下载：0

[VHDL编程] quartues_pcie_dma

说明：其主要目的是对quartues PCIe Gen3硬块提供了一个简单的DMA接口。-Its main purpose is to provide a simple DMA interface to the quartues PCIe Gen3 hard block.
<jiangqun> 在 2024-10-15 上传 | 大小：1221632 | 下载：0

[VHDL编程] MP3-verilog

说明： 采用Verilog 语言来实现 MP3 编码算法-it is a programe to achieve the MP3 encoding algorithm based verilog
<jiangqun> 在 2024-10-15 上传 | 大小：519168 | 下载：0

[VHDL编程] video_add_program

说明：基于verilog语言通过SPI通信实现视频叠加系统 -Video overlay system based on Verilog through SPI
<jiangqun> 在 2024-10-15 上传 | 大小：3316736 | 下载：0

[VHDL编程] FPGA-while-practicing-learning

说明：FPGACPLD边练边学 快速入门VerilogVHDL》源程序-FPGACPLD while practicing learning- Quick Start VerilogVHDL source program
<jiangqun> 在 2024-10-15 上传 | 大小：2737152 | 下载：0

[VHDL编程] baskball

说明：fpga实现篮球定时器，可以两队交替得分，时间为24s-the basketball ，with time and code
<huawei> 在 2024-10-15 上传 | 大小：3295232 | 下载：0

[VHDL编程] div

说明：简单的定时器程序，可以在很多地方用到，同时不会有逻辑错误。-Simple timer program that can be used in many places, but there will be no logic errors.
<张雯雯> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] fifo

说明：同步fifo，可以进行读写操作，使用rom ip核进行存储数据，可以作为参考。-Synchronous fifo, read and write operations can be performed using the rom ip core for storing data can be used as a reference.
<张雯雯> 在 2024-10-15 上传 | 大小：2048 | 下载：0

[VHDL编程] display

说明：数码管显示程序，支持6个数码管，包括译码和电平检测模块。-Digital tube display program, supports six digital control, including decoding and level detection module.
<张雯雯> 在 2024-10-15 上传 | 大小：2048 | 下载：0

[VHDL编程] lab06

说明：设计一4*4bit的寄存器文件 具备一组读端口及一组写端口 通过读端口可从0~3号的任意地址读取数据 通过写端口可向0~3号的任意地址写入数据 读写端口为“全双工”的工作方式 0~3号寄存器的复位值依次为“1、2、4、8” sw4~sw7为写数据端口 sw2~sw3为写地址；sw0~sw1为读地址；led0~led3用来显示读数据；写使能用按键实现；读使能可选 -Design of a 4* 4bit reg
<李元月> 在 2024-10-15 上传 | 大小：285696 | 下载：0

[VHDL编程] ISE

说明：设计一4位比较器,画出门级电路图,用verilog语言完成设计。-Design a four comparators, drawing out level circuit diagram, complete the design using verilog language.
<李元月> 在 2024-10-15 上传 | 大小：238592 | 下载：0

[VHDL编程] demo11

说明：实现一个8bit计数器 复位时计数值为8‘hF0 复位后，计数器实现累加操作，步长为1，计数值达到8‘hFF后，从0开始继续计数 每0.5秒左右计数值加1 -Implementing a 8bit counter is reset when the count value 8' hF0 reset the counter for accumulator operation, in steps of 1, after
<李元月> 在 2024-10-15 上传 | 大小：301056 | 下载：0