[VHDL编程] top_rs

说明：利用Xilinx ise的IP CORE写的（255,223）编译码的程序(The use of Xilinx ISE IP CORE written (255223) encoding and decoding procedures)
<魏小爱 > 在 2024-07-04 上传 | 大小：1024 | 下载：0

[VHDL编程] RegCPUData

说明：虽然FPGA实现并口输出是一个最简单的，但还是考虑用parameter的参数化方法来配置，这样在使用多个并口时，可以配置并口的宽度和并口的地址，应该更加方便。(Although FPGA parallel output is one of the most simple thing, but still consider using the parametric method to configure it, so that the u
<老工程师 > 在 2024-07-04 上传 | 大小：1024 | 下载：0

[VHDL编程] HDMI_test

说明：基于fpga板子和hdmi传输 测试代码文件(hdmi test code for FPGA)
<小志1993 > 在 2024-07-04 上传 | 大小：1024 | 下载：0

[VHDL编程] SPI_master

说明：spi-master模块的verilog(simple program for SPI-Master)
<jxls378816 > 在 2024-07-04 上传 | 大小：1024 | 下载：0

[VHDL编程] AD9512_coe

说明：AD9512 提供多路输出时钟分配功能，输入信号最高可达1.6 GHz。它具有低抖动和低相位噪声特性，能够极大地提升数据转换器的时钟性能。(AD9512 provide multiplexed output clock distribution function, the input signal of up to 1.6 GHz.It has a low jitter and low phase noise characteristi
<小黄a小黄蛋 > 在 2024-07-04 上传 | 大小：1024 | 下载：0

[VHDL编程] syn_dp_fifo.v

说明：同步双端口FIFO, 可同时读写，FIFO深度宽度可通过参数配置，带SV断言测试。(Dual Port Synchronization FIFO for ASIC/FPGA)
<junkaizhan > 在 2024-07-04 上传 | 大小：1024 | 下载：0

[VHDL编程] Clock generator

说明：A clock Generator in verilog
<sadii > 在 2024-07-04 上传 | 大小：1024 | 下载：0

[VHDL编程] ddr3_rw_ctrl

说明：verilog基于DDR3 xilinx IP核 的DDR3的读写控制，方便学习(it is based on DDR3 IP core of xilinx)
<superali > 在 2024-07-04 上传 | 大小：1024 | 下载：1

[VHDL编程] cameralinkin_2_axis

说明：cameralink转axi_stream接口(cameralink to axi_stream)
<哈哈圈 > 在 2024-07-04 上传 | 大小：1024 | 下载：0

[VHDL编程] flash_test

说明：使用Verilog HDL语言驱动FPGA读写flash(FPGA read and write flash)
<xyheng > 在 2024-07-04 上传 | 大小：1024 | 下载：0

[VHDL编程] KEYPD

说明：Keypad sample. Vhdl language
<Wens > 在 2024-07-04 上传 | 大小：1024 | 下载：0

[VHDL编程] UART

说明：UART串口通信模块：包括接收模块RXD、发送模块TXD、分频模块FREDIV(UART serial communication module: including receiving module RXD, sending module TXD, frequency division module FREDIV)
<小_马 > 在 2024-07-04 上传 | 大小：1024 | 下载：0