[VHDL编程] comparator

说明：COMPERATOR 2位比较器，含测试(COMPERATOR 2 bit comparator, including testbanch)
<sunyp24 > 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] 测pwm波占空比

说明：基于Verilog的接受pwm波并且测量pwm波占空比(Measuring the duty cycle of PWM wave)
<友善的凌晨 > 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] mian

说明：系统上电后，数码管低五位显示00000，按下PLUSE按键，显示数值加1(After power on, the digital tube is low, five shows 00000, press the PLUSE button, display the value plus 1)
<赵11 > 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] sine

说明：基于FPGA产生正弦波信号，频率可控，很有用(FPGA based sine wave signal generation, frequency control, very useful)
<wwwyh > 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] FIFO

说明：FIFO的功能众所周知，非常好的处理时序问题。(The functions of FIFO are known to be very good at dealing with timing problems.)
<FollowSky > 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] top_rs

说明：利用Xilinx ise的IP CORE写的（255,223）编译码的程序(The use of Xilinx ISE IP CORE written (255223) encoding and decoding procedures)
<魏小爱 > 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] RegCPUData

说明：虽然FPGA实现并口输出是一个最简单的，但还是考虑用parameter的参数化方法来配置，这样在使用多个并口时，可以配置并口的宽度和并口的地址，应该更加方便。(Although FPGA parallel output is one of the most simple thing, but still consider using the parametric method to configure it, so that the u
<老工程师 > 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] HDMI_test

说明：基于fpga板子和hdmi传输 测试代码文件(hdmi test code for FPGA)
<小志1993 > 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] SPI_master

说明：spi-master模块的verilog(simple program for SPI-Master)
<jxls378816 > 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] AD9512_coe

说明：AD9512 提供多路输出时钟分配功能，输入信号最高可达1.6 GHz。它具有低抖动和低相位噪声特性，能够极大地提升数据转换器的时钟性能。(AD9512 provide multiplexed output clock distribution function, the input signal of up to 1.6 GHz.It has a low jitter and low phase noise characteristi
<小黄a小黄蛋 > 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] syn_dp_fifo.v

说明：同步双端口FIFO, 可同时读写，FIFO深度宽度可通过参数配置，带SV断言测试。(Dual Port Synchronization FIFO for ASIC/FPGA)
<junkaizhan > 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] Clock generator

说明：A clock Generator in verilog
<sadii > 在 2024-12-23 上传 | 大小：1kb | 下载：0