[VHDL编程] y210

说明：三八译码器，四位加法器，EDA实验，用verilog编写(EDA experiment with verilog language)
<miaomiaojiang > 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] clock1

说明：时钟显示程序，EDA实验，用verilog语言编写(EDA experiment with verilog language)
<miaomiaojiang > 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] key_filter

说明：Verilog实现按键滤波，亲测可用，有需要的可以下载看看(Verilog to achieve key filter)
<xxllff > 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] mux_2to1_4to1_8to1

说明：design verilog hdl for mux 2to1, mux4to1, mux8to1
<14520950 > 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] uart_control

说明：UART接口的读写，8bit数据位，无停止位(UART interface read and write, 8bit data bits, no stop bit)
<凌憬 > 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] second

说明：等精度测试，待测频率超过100就停止产生脉冲(Such as precision testing, more than 100 stopped produce pulse frequency under test)
<奈何一梦 > 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] cic3s32

说明：3阶cic滤波器，16位输出，32倍降采样处理(The 3 order CIC filter, 16 bit output, 32 fold down sampling processing)
<today_ztt > 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] music

说明：implement a musis player
<long2234 > 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] 4 level

说明：verilog四级触发链 简化代码 可以运行在FPGA平台上(Verilog 4 level flip-flop)
<crazyeden > 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] 比较器1

说明：实现两个数字的比较大小，包括顶层文件和源文件以及测试文件。(To achieve the size of the two figures.)
<小二 > 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] div

说明：运用verilog语言实现将频率分为二倍的作用。(two divided-frequency)
<allbest > 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] add_1p

说明：用于FPGA的加法器实现程序，采用Verilog语言编写(Adder implementation program for FPGA)
<cxtisme > 在 2024-12-23 上传 | 大小：1kb | 下载：0