[VHDL编程] manchester_encoder

说明：曼切斯特码解码器verilog程序，已通过ModelSIM仿真，可用-Chester Verilog decoder procedures, has been through the ModelSIM simulation, the available
<王明明> 在 2024-12-26 上传 | 大小：1kb | 下载：0

[VHDL编程] piso_beha_tb

说明：parllel toserial out test bench
<pranav ette> 在 2024-12-26 上传 | 大小：1kb | 下载：0

[VHDL编程] priorityencodtest

说明：parity encoder test bench
<pranav ette> 在 2024-12-26 上传 | 大小：1kb | 下载：0

[VHDL编程] mod_n_counter_tb

说明：MODULO N COUNTER VHDL
<pranav ette> 在 2024-12-26 上传 | 大小：1kb | 下载：0

[VHDL编程] johnson_count_tb

说明：JHONSON COUNTER TEST BENCH
<pranav ette> 在 2024-12-26 上传 | 大小：1kb | 下载：0

[VHDL编程] d_ff_cout_tb

说明：D FLIP FLOP TEST BENCH
<pranav ette> 在 2024-12-26 上传 | 大小：1kb | 下载：0

[VHDL编程] ADC_handle

说明：针对ADC器件AD9226的数据采集处理流程，针对手册时序做的有效数据输出控制。Verilog HDL- ADC AD9226 data acquisition device for processing flow for the manual timing do valid data output control.Verilog HDL
<> 在 2024-12-26 上传 | 大小：1kb | 下载：0

[VHDL编程] decode

说明：通信数据中FM0数据的解码接收，解码数据和输出同步时钟。Verilog HDL-FM0 decoding the received data in the communication data, the decoded data and outputs sync clock。Verilog HDL
<> 在 2024-12-26 上传 | 大小：1kb | 下载：0

[VHDL编程] 32-bit-division-design-In-Verilog

说明：32位除法器，基于状态机设计，使用Verilog实现-32-bit division based on state machine. Using Verilog
<yangd> 在 2024-12-26 上传 | 大小：1kb | 下载：0

[VHDL编程] EPM3032

说明：EPM3032上使用quartus5.0编写的verilog程序，用于单片机译码并驱动外设之用。-A verilog program used for embeded cpu encode and drive pheripha chip,platform is quartus5.0
<普云忠> 在 2024-12-26 上传 | 大小：1kb | 下载：0

[VHDL编程] ADtest

说明：FPGA与ADS822通信，控制ADS822采集波形，并通过DA输出显示-FPGA communicates with ADS822, control ADS822 waveform acquisition and output display by DA
<lixing> 在 2024-12-26 上传 | 大小：1kb | 下载：1

[VHDL编程] AD_TLC549

说明：FPGA控制AD芯片TLC549采集信号，-TLC549 AD chip FPGA control signal acquisition,
<lixing> 在 2024-12-26 上传 | 大小：1kb | 下载：0