资源列表
[VHDL编程] hilbert_m
说明：基于FPGA的希尔伯特变化的verilog代码-Hilbert change verilog code<pingfulong> 在 2024-10-06 上传 | 大小：1024 | 下载：0
[VHDL编程] mat_det
说明：基于FPGA的3阶矩阵求行列式的verilog代码-FPGA-based third-order matrix determinant verilog code<pingfulong> 在 2024-10-06 上传 | 大小：1024 | 下载：0
[VHDL编程] u_channel_correction
说明：基于FPGA的通道不一致性校正的verilog代码-FPGA-based channel inconsistency correction verilog code<pingfulong> 在 2024-10-06 上传 | 大小：1024 | 下载：0
[VHDL编程] 5b6b-decode
说明：5b6b decode,verilog代码，已验证。-5b6b decode, verilog code has been verified.<秋> 在 2024-10-06 上传 | 大小：1024 | 下载：0
[VHDL编程] cmi-decode
说明：cmi decoder,veilog代码，已验证-cmi decoder, veilog code has been verified<秋> 在 2024-10-06 上传 | 大小：1024 | 下载：0
[VHDL编程] mult_piped_8x8_2sC_h1
说明：這是由我自己寫的8位元乘法器,雖然不是最好的但是希望能提供同學們課業上的好幫助-It was written by my own 8 yuan multiplier, though not the best but hope to provide better help students on academic<王宇揚> 在 2024-10-06 上传 | 大小：1024 | 下载：0
[VHDL编程] Adder_16bit_2b
说明：這是由我自己寫的16位元可處理2補數的加法器,希望能提供同學們課業上的好幫助-It was written by myself 16 yuan can handle two' s complement adder, hoping to provide better help students on academic<王宇揚> 在 2024-10-06 上传 | 大小：1024 | 下载：0
[VHDL编程] 1.3V-default
说明：這是一個適用於1.8V轉1.3V必迴路 在1Mhz頻率下 RLC各為 25m 4.7u 10u 給有需要的同學作為參考-This is one for 1.8V 1.3V will turn 1Mhz frequency RLC circuit at each 25m 4.7u 10u to needy students as a reference<王宇揚> 在 2024-10-06 上传 | 大小：1024 | 下载：0
[VHDL编程] alpha1_3_compensator
说明：同為適用於1.8V轉1.3V必迴路 在1Mhz頻率下 RLC各為 25m 4.7u 10u 排除浮點數的int整數補償器 給有需要的同學作為參考-The same applies to 1.8V 1.3V will turn 1Mhz frequency RLC circuit at each 25m 4.7u 10u exclude floating point int integer compensation to nee<王宇揚> 在 2024-10-06 上传 | 大小：1024 | 下载：0
[VHDL编程] ComparatorTestVersion
说明：基於wire方式設計的補償器,但需外接DFF依照同學想做幾階的可在進行外加,Z^-1 需2個 Z^-2 3個依此類推.僅提供實做參考,實際參數需自行設計-Based on wire mode compensator design, but need to add DFF in accordance with the order of a few students want to be carrying plus, Z ^-1 need<王宇揚> 在 2024-10-06 上传 | 大小：1024 | 下载：0