[VHDL编程] syn_fifo_style_2

说明：由verilog实现的，异步FIFO，分为多模块实现。-Verilog achieved by the asynchronous FIFO, divided into multiple modules.
<刘禹韬> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] mcs51

说明：一个与51单片机通讯的简单程序，仿真已经通过！-A simple communication with the microcontroller 51 programs, simulation has been passed!
<lilei> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] shift_1x64_vhd

说明：register shifter of 64bits
<anas> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] weisuiji

说明：实现f(x)=1+x^4+x^9的伪随机序列发生器-Pseudo-random Sequence
<王冰纯> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] lcd1

说明：液晶显示器控制程序，用于初学者练习altera 开发板的液晶显示控制功能-LCD display control program for beginners to practice altera development board LCD control functions
<FPGA> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] cnt10

说明：基于altera开发板的10进制显示程序，用于初学者-Altera development board based on 10 hexadecimal display program for beginners
<FPGA> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] signal-energy-time--test

说明：信号到达时间、脉宽检测，能量检测代码，包含tesebench测试文件-The signal arrival time, pulse width detection, energy detection code, including the tesebench test file
<yanhuizhi> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] www

说明：卷积码编码器卷积码是1955年由Elias等人提出的，是一种非常有前途的编码方法 一些资料上可以找到关于分组码的一些介绍-Convolutional code encoder
<魏建平> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] mimasuo

说明：数码管的vhdl源程序，主要用在CPLD或者FPGA上。-it is vhdl language.
<pxx> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] FA

说明：使用VERILOG實現全加器的設計,並附上TB供測試-Use VERILOG achieve full adder design, together with a test for TB
<opgp> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] timer

说明：使用VERILOG實現時鐘,並附上TB供測試-Use VERILOG realize the clock, along with tests for TB
<opgp> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] mux

说明：使用VERILOG實現多工器之設計,並附上tb供測試-VERILOG realized using multiplexer design, along with tb for testing
<opgp> 在 2025-04-25 上传 | 大小：1kb | 下载：0