[VHDL编程] mdio-md

说明：目前以太网PHY芯片是通过总线MDC/MDIO，但是基本上是通过MAC芯片直接管理的，本代码实现了通过FPGA管理PHY。即由FPGA完成MII管理-At present, Ethernet PHY chip through the bus MDC/MDIO, but basically through the direct management of MAC chip, the code through the FPGA implem
<leon> 在 2024-10-06 上传 | 大小：2048 | 下载：1

[VHDL编程] FSKmodulationanddemodulation

说明：FSK调制与解调，整个设计基于ALTERA公司的QuartusⅡ开发平台，并用Cyclone系列FPGA实现。所设计的调制解调器具有体积小、功耗低、集成度高、软件可移植性强、扰干扰能力强的特点,符合未来通信技术设计的方向。-FSK modulation and demodulation, the entire design is based on ALTERA' s development platform Quartus Ⅱ,
<张继峰> 在 2024-10-06 上传 | 大小：575488 | 下载：1

[VHDL编程] FPGA_radar

说明：优秀硕士论文，基于FPGA的雷达信号模拟器设计，对学FPGA的，特别是学雷达的同学有很好的参考价值-Outstanding master s thesis, based on radar signal simulator FPGA design, FPGA-on study, in particular the study of radar has a good reference Student Value
<zhang> 在 2024-10-06 上传 | 大小：749568 | 下载：1

[VHDL编程] qiangdaqi

说明：用verilog编写的抢答器，当主持人宣布“开始比赛”，系统初始化，选手进入“抢答状态”。当某一选手首先按下抢答开关时，相应的指示灯亮，此时抢答器不再接受其他输入信号。电路具有累计分控制（分别用４个４位选手的积分——十六进制数），由主持人控制“加分”。“加分”加分完毕，开始下一轮抢答。电路还可以设有回答问题时间控制。 -Answer using Verilog prepared, and when the host announce
<叶> 在 2024-10-06 上传 | 大小：1103872 | 下载：1

[VHDL编程] DS18b20VHDL

说明：自己写的一个测温元件（ds18b20）的驱动程序，这是一个完整的读出温度VHDL程序，并且包含ds18b20的中英文参考资料-Writing their own, a temperature measurement device (ds18b20) the driver, when a complete read out the temperature of VHDL procedures and contains reference
<xxz> 在 2024-10-06 上传 | 大小：2237440 | 下载：1

[VHDL编程] LVDS_DDR_List_FPGA2

说明：FPGA芯片与ADI公司的AD9779之间的通信，总共有四个通道，68对LVDS,采样时钟是122.88MHz-FPGA chips ADI' s AD9779 and communication between, a total of four channels, 68 pairs of LVDS, the sampling clock is 122.88MHz
<linpingping> 在 2024-10-06 上传 | 大小：808960 | 下载：1

[VHDL编程] check

说明：用Verilog实现的序列检测器，可以检测出任意规定序列-Verilog implementation using the sequence detector
<huhahuha> 在 2024-10-06 上传 | 大小：3072 | 下载：1

[VHDL编程] autoseller

说明：自动售饮料机。用vhdl变写的自动售物品的程序。-Beverage vending machine. Writing vhdl variable with automatic procedures for the sale of goods.
<朱宏亮> 在 2024-10-06 上传 | 大小：132096 | 下载：1

[VHDL编程] CAN_IP

说明：这是CAN总线控制器的IP核，源码是由Verilog HDL编写的。其硬件结构与SJA1000类似，满足CAN2.0B协议。-This is a IP core of the CAN bus controller written by the Verilog HDL. whose structure is similar with SJA1000,supporting the protocol of CAN2.0B.
<普林斯> 在 2024-10-06 上传 | 大小：61440 | 下载：1

[VHDL编程] verilog

说明：vhdl学习资料 清华大学信息学院课件 绝对值得下载-Tsinghua University, studying information vhdl Institute information is worth courseware download
<wade> 在 2024-10-06 上传 | 大小：789504 | 下载：1

[VHDL编程] canbus

说明：CAN通信协议的硬件描述语言代码，用于FPGA的总线接口控制器开发-CAN communication protocol of the hardware descr iption language code for the FPGA bus interface controller development
<shigengxin> 在 2024-10-06 上传 | 大小：862208 | 下载：1

[VHDL编程] abs_code

说明：这是用CPLD开发的读取绝对式编码器反馈的信号的代码，读取电机的转子的绝对位置和判断转动方向对于电机控制很实用。-This is read by the CPLD Development absolute encoder feedback signal to the code, read the motor' s rotor position and to determine the absolute direction of r
<dengzhaoyun> 在 2024-10-06 上传 | 大小：1602560 | 下载：1