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[VHDL编程addsub

说明:This code implement add or sub between 2 number
<Thinh> 在 2024-11-08 上传 | 大小:1kb | 下载:0

[VHDL编程adder

说明:This code implement add between 2 number
<Thinh> 在 2024-11-08 上传 | 大小:1kb | 下载:0

[VHDL编程cordic_base_j

说明:This code implement a interation in cordic pipelline
<Thinh> 在 2024-11-08 上传 | 大小:1kb | 下载:0

[VHDL编程grantyz

说明:4倍频鉴相功能模块,利用Verilog hdl语言编写的-4x phase function module using Verilog hdl language
<王驰远> 在 2024-11-08 上传 | 大小:1kb | 下载:0

[VHDL编程divider

说明:使用模为2N+1的计数器,让输出时钟在X-1(X在0到2N-1之间)和2N时各翻转一次,则可得到奇数分频器,但是占空比并不是50 -The use of modulo 2N+1 counter, let the output clock in the X-1 (X between 0 and 2N-1) and 2N of the turning once, then can get the odd divider, but the d
<houxili> 在 2024-11-08 上传 | 大小:1kb | 下载:0

[VHDL编程FIFO

说明:利用verilog写的异步FIFO的一种写法-Using a written verilog write asynchronous FIFO
<丁海军> 在 2024-11-08 上传 | 大小:1kb | 下载:0

[VHDL编程SegLed_DynamDisp

说明:用FPGA是休闲其工作原理,结果为SEGLED动态显示-FPGA is casual with their works, the result is displayed as SEGLED dynamic
<lipengfei> 在 2024-11-08 上传 | 大小:1kb | 下载:0

[VHDL编程Exp1_Part234

说明:Altera Exp1_Part2,3,4 for DE0
<Ziyad> 在 2024-11-08 上传 | 大小:1kb | 下载:0

[VHDL编程Exp1_Part1

说明:Altera Exp1_Part1,2,3 for DE0
<Ziyad> 在 2024-11-08 上传 | 大小:1kb | 下载:0

[VHDL编程MainADC

说明:This source is used to control AD719x via SPI communication by FPGA
<tunglinh> 在 2024-11-08 上传 | 大小:1kb | 下载:0

[VHDL编程MotorControl

说明:This source code is used to control moto controller
<tunglinh> 在 2024-11-08 上传 | 大小:1kb | 下载:0

[VHDL编程segment

说明:This source is used to control 7 segments on FPGA boad
<tunglinh> 在 2024-11-08 上传 | 大小:1kb | 下载:0
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