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[VHDL编程ComparatorTestVersion

说明:基於wire方式設計的補償器,但需外接DFF依照同學想做幾階的可在進行外加,Z^-1 需2個 Z^-2 3個依此類推.僅提供實做參考,實際參數需自行設計-Based on wire mode compensator design, but need to add DFF in accordance with the order of a few students want to be carrying plus, Z ^-1 need
<王宇揚> 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程hpi

说明:实现FPGA控制DSP的HPI接口,使用verilog接口-Achieve FPGA DSP HPI interface control, use verilog interface
<冰汪> 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程counter60

说明:this a counter. it can count from 0 to 50-this is a counter. it can count from 0 to 50
<Le Ngoc Tuan> 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程ZIDONGDIANTIKONGZHI

说明:三层的电梯控制,具备显示,加速,以及开关门的延时等操作-Three elevator control, including a display, acceleration, and an operation switch gate delay and other
<TOMJACK> 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程FIFO_altera.v

说明:FIFO for Altera Cyclone II or Cyclone III on memory blocks. Length of FIFO can be changed.
<gmind> 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程internal_reset.v

说明:code for internal reset in fpga
<ar> 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程VGA

说明:vga显示硬件模块verilog语言编写,实现了一个动画显示,适合于初学者学习。-vga display hardware module verilog language to achieve an animated display, suitable for beginners to learn.
<张龙> 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程divby4.5.v

说明:This Divider by 4.5.-This is Divider by 4.5.
<Gourav Agarwal> 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程lfsrupdwn.v

说明:This left shift register.-This is left shift register.
<Gourav Agarwal> 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程divby3.v

说明:This Divider by 3.-This is Divider by 3.
<Gourav Agarwal> 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程adc7854

说明:ADS7854 Texas Instruments. The code is built refer to the time sequence datasheet. You should better read the document first-ADS7854 Texas Instruments. The code is built refer to the time sequence datasheet. Yo
<Jet> 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程MFSK.vhd

说明:多进制数字频率合成系统VHDL程序,包含2进制、16进制。-Multi-band digital frequency modulation (MFSK) system VHDL program
<张朝阳> 在 2024-11-09 上传 | 大小:1kb | 下载:0
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