[VHDL编程] ADC

说明：VHDL spurce code for the main configuration of an ADC converter already wornking
<jsoe> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] 1324-f4rt

说明：The VHDL code presented in this model will enable you to see how to create behavioural ADC
<jsoe> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] fan_control

说明：Verilog 语言下的风扇转速监控以及风扇转速PWM控制-Verilog language,fan speed monitor and fan speed control by PWM
<yezz> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] gen_act

说明：Verilog 语言下的 产生ACTIVE信号代码，即讲一段低电平信号转换为闪烁的信号-ACTIVE signal generated code under the Verilog language that speaks for some low-level signal is converted to a flashing signal
<yezz> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] link_act_decode

说明：Verilog语言下讲LINK/ACT信号转换为 LINK信号，即讲闪烁的信号转换为固定电平-Under the Verilog language speaking LINK/ACT LINK signal is converted to a signal, that signal is converted to speak flashing fixed level
<yezz> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] ClkTrans

说明：双相电源，能够形成极性相反的两组信号-Bipolar power supply, two group of signals can form the opposite polarity.
<guo yanru> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] J_TAP-state-transitions-described

说明：J_TAP状态转换描述程序，用VHDL语言描述J_tap的状态转换，可直接烧到EDA进行硬件实现。-J_TAP state transitions described in the program, J_tap using VHDL language to describe the state transitions can be directly burned EDA hardware implementation.
<閮戝竻> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] iis_m_2

说明：iis主模块，实现并行数据转成串行数据和音频数据传输的功能。-iis main module, parallel data to serial data transfer and audio data transmission capabilities.
<王谱荣> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] CIC-interpolation-filter

说明：多级插值CIC滤波器，3级、过采样率为2的8位CIC插值滤波器，系统工作时钟的频率是数据速率的2倍 -Multi-stage interpolation CIC filter 3, an oversampling ratio of eight CIC interpolating filter, the operation clock frequency of the system 2 is twice the data rate
<刘六> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] counter

说明：module counter for VHDL on FPGA Kit
<Minh> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] bch_codeword11

说明：3072 to 3240 vhdl encoder source code
<Mojtaba> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] buzzer_sos

说明：verilog语言编写的能有次序控制输出莫斯密码SOS的模块。-verilog language written in order to have control of the module output Moss SOS password.
<陈忠德> 在 2024-10-06 上传 | 大小：1024 | 下载：0