[VHDL编程] decode

说明：The pipeline SPIN VHDL code (decode part)
<Mehran> 在 2024-11-13 上传 | 大小：1kb | 下载：1

[VHDL编程] execute

说明：The pipeline SPIN VHDL code (execute part)
<Mehran> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] fetch

说明：The pipeline SPIN VHDL code (fetch part)
<Mehran> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] memory

说明：The pipeline SPIN VHDL code (memory part)
<Mehran> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] a

说明：用verilog实现除法器，调用了ip核，不仅有源代码，还有测试程序的时序编写-verilog ise divider
<炎静> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] Q

说明：求模程序。。没有调用ip核，根据数学算法，逼近的思想，来编写的求模程序-verilog square
<炎静> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] freq_div2

说明：采用VHDL语言设计的分频器，仿真和实际电路板都测试过，没问题。-Divider using VHDL design, simulation and actual circuit boards are tested, no problem.
<xzb> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] minute_ct

说明：采用VHDL语言设计的分钟计时器，是时钟设计的一部分，已仿真和测试通过。-Design using VHDL-minute timer, the clock part of the design, simulation and testing has been passed.
<xzb> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] plx_r

说明：vhdl中的频率锁相环部分，完成时钟配置-part of the frequency locked loop vhdl complete clock configuration
<mu> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] CRC32

说明：CRC-32的VHDL程序。处理位宽为32位。-32 CRC-32 VHDL program
<梁洋> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] syn_fifo

说明：同步FIFO源代码，使用Verilog编写，用户可以轻松转换成VHDL。-Synchronized FIFO source code
<王敏志> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] Multiplier-code-with-testbench

说明：VHDL code for synthesizable Multiplier with testbench
<Tamoghna Purkaystha> 在 2024-11-13 上传 | 大小：1kb | 下载：0