[VHDL编程] ADC_TCL5510

说明：用verilog编写的源代码 可以对此芯片进行相关操作-Written in verilog source code can be related to the operation of this chip
<ren bk> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] lcd1602_module-

说明：1602液晶的驱动代码。网上很多1602液晶的代码只是驱动液晶而已，并不能很好的动态更新数据，我在参考别人代码的基础上修改后得到这段可以动态更新数据的驱动代码。-1602 LCD driver code. 1602 online a lot of code just drive LCD only, and not a very good dynamic update data, I refer to someone else' s
<钱芳斌> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] adder_tp

说明：本代码包含四位全加器和四位全加器的测试平台。-The code contains four full adders and four full adder test platform.
<仲伟汉> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] text

说明：用Verilog写的简单的屏幕控制，在屏幕上有四个帧，方块在呈现抛物线状运动的同时改变颜色。-Using Verilog to write simple on-screen controls on the screen there are four fr a mes, boxes rendered parabolic movement while changing color.
<lid chan> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] pwm_engine

说明：Modul PWM. Can used in Quartus II. On language VHDL.
<RosSport> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] hvdl

说明：实现60秒秒表功能，代码简单，可扩展，可操作，已在FPGA开发板上实现-Achieve 60 seconds stopwatch function, the code is simple, scalable, operable in FPGA development board to achieve
<gong> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] Adder12_3-4

说明：This is an 12 bits adder in Verilog. it adds three 4 bit nibbles in parallel.
<Feri> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] Adder12_4-3

说明：This an 12 bits adder in Verilog. it adds four 3 bit nibbles in parallel.-This is an 12 bits adder in Verilog. it adds four 3 bit nibbles in parallel.
<Feri> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] Multiplier4b

说明：This a code of a multiplier for two 4 bits numbers written in Verilog.-This is a code of a multiplier for two 4 bits numbers written in Verilog.
<Feri> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] pwm_task_logic

说明：脉冲宽度调节（pwm）的verilog源码-Pulse width modulation (pwm) the verilog source
<李桃中> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] test_proiect_MCeas

说明：test m ceas. este un ceas. ceasul are minute ore secunte.
<Cernous Petru> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] cordic_pipelined

说明：CORDIC算法的流水线verilog HDL实现，包含modelsim仿真所需的设计文件与testbench。-This is an implementation of CORDIC algorithm in verilog HDL, which contains design code and testbench.
<zhouwen> 在 2025-01-10 上传 | 大小：1kb | 下载：0