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[VHDL编程tlc549adc

说明:FPGA利用tlc549进行AD转换数码管显示,适用于有数码管的板子。-FPGA use tlc549 AD converted digital display, suitable for digital control board.
<李悦> 在 2024-11-18 上传 | 大小:112kb | 下载:0

[VHDL编程clock

说明:原创数字钟verilog程序,能实现数字钟基本功能,如:计数,跑表,定时,闹钟。用于ISE软件。-Original digital clock verilog procedures, to achieve the basic functions of digital clock, such as: counting, stopwatch, timer, alarm clock.
<李悦> 在 2024-11-18 上传 | 大小:222kb | 下载:0

[VHDL编程clock-for-nios

说明:基于niosⅡ的数字钟设计,适用于多种FPGA的开发板,修改管脚可移植。-NiosⅡ digital clock design is based on, for a variety of FPGA development board, modify pin portable.
<李悦> 在 2024-11-18 上传 | 大小:413kb | 下载:0

[VHDL编程SD_Card_Audio

说明:niosⅡ实现音频的读写的程序,包含整个工程,所有文件不缺失,放心使用,学习的好帮手。-niosⅡ achieve audio literacy programs, including the entire project, all the files are not missing, ease of use, learning a good helper.
<李悦> 在 2024-11-18 上传 | 大小:1.19mb | 下载:0

[VHDL编程02_run_flash_led

说明:在这一个实验,我们要以上图作为基础,建立一个并行操作的流水灯模块。扫描频配置定为100 Hz,而每一个功能模块在特定的时间内,将输出拉高。-In this experiment, we should above figure as the foundation, set up a parallel operation of flowing water light module. Scanning frequency configurat
<杨军利> 在 2024-11-18 上传 | 大小:4.73mb | 下载:0

[VHDL编程03_key_detect_1

说明:键盘抖动的Verilog实现,设计的方法主要是由“电平检查模块”和“10ms延迟模块”组合合成。-Keyboard shaking Verilog implementation, the method of design is mainly by level examination module and 10 ms delay module combinatorial synthesis.
<杨军利> 在 2024-11-18 上传 | 大小:2.98mb | 下载:0

[VHDL编程LED

说明:LED流水灯程序,可以实现安50分频的频率流水,文件中值包含了必要的.v文件,具体工程需要自己创建-LED light water program, can realize frequency water, Ann 50 points frequency value of the file containing the necessary. V file, need to create your own specific project
<mikegody> 在 2024-11-18 上传 | 大小:2kb | 下载:0

[VHDL编程alarm_clock

说明:二十四小时进制 实现闹钟、时间的切换 实现时间的调整 调整时间能在相应的位置实现闪烁功能-Twenty-four hours hex To switch the alarm, time To achieve the adjustment time Adjust the time flashing function can be achieved in the corresponding position
<李威> 在 2024-11-18 上传 | 大小:10.4mb | 下载:0

[VHDL编程uart

说明:用Verilog HDL,实现的FPGA串口调试程序,已经在硬件上调试成功-With Verilog HDL, FPGA serial debugger implemented in hardware debugging has been successful
<ruanguopqing> 在 2024-11-18 上传 | 大小:3.23mb | 下载:0

[VHDL编程ethmac10g_latest.tar

说明:ethmac10g_latest是用verilog编写的10gbps的以太网mac,对工程开发非常有用!-ethmac10g_latest is written in verilog 10gbps Ethernet mac, very useful for the development of the project!
<hezigang> 在 2024-11-18 上传 | 大小:771kb | 下载:0

[VHDL编程can_latest.tar

说明:用verilog编写的can总线控制器,包括设计参考历程和仿真程序,以及开发文档!-Written by verilog can bus controller, including the design reference course and simulation program, and the development of the document!
<hezigang> 在 2024-11-18 上传 | 大小:1.12mb | 下载:0

[VHDL编程nysa_sata_latest.tar

说明:基于erilog编写的SATA的mac控制器,包括接收、发送、控制和读写等功能!-Mac controller is based on SATA erilog prepared, including the reception, transmission control and other functions to read and write!
<hezigang> 在 2024-11-18 上传 | 大小:50kb | 下载:0
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