[VHDL编程] VGA

说明：VGA 640*480 controlling and blanking signal in Verilog HDL .
<Dikshant Pandey> 在 2024-10-14 上传 | 大小：2048 | 下载：0

[VHDL编程] tlv5638_ise12migration

说明：使用SPI通信协议，quartusII开发环境，编写5638驱动-Using SPI communication protocol, quartusII development environment, the preparation of 5638 drivers
<金英> 在 2024-10-14 上传 | 大小：494592 | 下载：0

[VHDL编程] tb_contrast_stretch

说明：contrast strech for image pixles
<Adnan> 在 2024-10-14 上传 | 大小：1024 | 下载：0

[VHDL编程] log_generator

说明：log10 generator in vhdl. simulated in Modelsim
<Adnan> 在 2024-10-14 上传 | 大小：3072 | 下载：0

[VHDL编程] wdog_sp805

说明：看门狗模块是一个AMBA从属模块连接到高级 外设总线（APB）。看门狗模块包括一个32位的递减计数器用 可编程超时间隔具有产生中断和能力 对超时复位信号。它的目的是要使用到复位应用于在一个系统 事件的软件故障。-The Watchdog module is an AMBA slave module and connects to the Advanced Peripheral Bus (APB). The Watc
<st> 在 2024-10-14 上传 | 大小：212992 | 下载：0

[VHDL编程] calculator

说明：能够实现8位的无符号数的乘除法，模拟了笔算的过程-Unsigned 8-bit multiplication and division can be achieved, simulation the written calculation process
<yujie> 在 2024-10-14 上传 | 大小：1175552 | 下载：0

[VHDL编程] lcd_system

说明：lcd系统：包含了图片显示、汉字字库、PS2输出的lcd显示系统。-lcd system: Contains pictures show, Chinese character, lcd PS2 output display system.
<刘佳益> 在 2024-10-14 上传 | 大小：9570304 | 下载：0

[VHDL编程] FIFO

说明：FIFO先进先出，控制时序，对urat、SDRAM、DAC等时序理解都有帮助-FIFO FIFO control the timing of urat, SDRAM, DAC and other timing understanding have helped
<刘佳益> 在 2024-10-14 上传 | 大小：6571008 | 下载：0

[VHDL编程] VHDL_Examples_DE1_SoC

说明：DE1-COS学习例程,用VHDL语言为FPGA写入按键显示程序，有助于学习-DE1- COS learning routines, for FPGA with VHDL language display program written to buttons, helps to learn
<刘国松> 在 2024-10-14 上传 | 大小：2983936 | 下载：0

[VHDL编程] FIFO_Memory

说明：FPGA memory implementation
<Sandeep> 在 2024-10-14 上传 | 大小：1553408 | 下载：0

[VHDL编程] ddr3_demo_verilog

说明：基于Verilog HDL的ddr3控制器，适用于lattice的ECP3系列-ddr3 controller based on Verilog HDL，used in lattice ECP3 serial FPGA
<李晓雨> 在 2024-10-14 上传 | 大小：261120 | 下载：0

[VHDL编程] x7seg

说明：一个实用的FPGA数码管显示驱动，移植性比较好，Verilog语言编写，实测通过，可直接作为子模块调用-A practical FPGA digital display driver, portability is better, Verilog language, measured by, as a sub-module can directly call
<郭永峰> 在 2024-10-14 上传 | 大小：3270656 | 下载：0