[VHDL编程] Turbo_ECC

说明：However, since they use general priors for all kinds of noisy images, without considering the content of the noisy image, they soon reach their performance limitation (comparable to BM3D) and tend to introduce arti
<Maddy> 在 2024-11-17 上传 | 大小：2.47mb | 下载：0

[VHDL编程] VHDL_Multiplier

说明：三种 VHDL 实现乘法器的方法，可以用于学习FPGA的时序、组合电路，同时附带了 TestBench 程序-Three kinds of methods to achieve multiplier in VHDL, with TestBench
<李成> 在 2024-11-17 上传 | 大小：5kb | 下载：0

[VHDL编程] YCbCr2RGB

说明：YCbCr turn RGB module, to apply to the project.
<Mary0894> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] test-led

说明：流水灯程序，利用了VHDL，虽然程序比较简短，但是，用的还是比较经典的-Light water program, the use of VHDL, although the procedure is relatively short, but with quite classic
<likun> 在 2024-11-17 上传 | 大小：404kb | 下载：0

[VHDL编程] 7210040034_Yasifa-Rakhma_ProjectAkhir

说明：REPORT OF Embedded System VHDL 3-to-8 Decoder using a For-Loop
<Rakhma> 在 2024-11-17 上传 | 大小：1.65mb | 下载：0

[VHDL编程] SD_Card

说明：sdhc卡spi扇区读verilog例程。包含sdhc卡初始化模块及一个扇区读模块，扇区读完数据放在一个fifo中缓存，为之后的工作做准备，可以集成到自己的项目中。已经在闪迪8Gsdhc卡上亲测成功-sdhc card sector read spi verilog routine. Initialization module and a read module contains sdhc card sector, the sector
<王一鸣> 在 2024-11-17 上传 | 大小：4.05mb | 下载：0

[VHDL编程] vga_verilog

说明：在DE1-SOC上运行的verilog HDL代码，可以驱动VGA显示彩条。quartus II 14.0可以直接使用-Verilog HDL code running on DE1-SOC, can drive VGA display color bars. quartus II 14.0 can be used directly
<xuedong wang> 在 2024-11-17 上传 | 大小：13.27mb | 下载：0

[VHDL编程] verilog

说明：verilog的基础入门资料，很适合初学者学习参考-verilog basis for introductory information, it is suitable for beginners to learn reference
<任汉珣> 在 2024-11-17 上传 | 大小：1.8mb | 下载：0

[VHDL编程] stopwatch_if

说明：用IF语句实现秒表功能的代码，显示范围在000至9-Stopwatch function code with the IF statement, displayed in the range of 000 to 99.9.
<liting> 在 2024-11-17 上传 | 大小：3.59mb | 下载：0

[VHDL编程] FIFO_BUFFER

说明：先入先出的缓冲器，可以实现8位的读、写数据操作。-buffer of first-in first-out circuit can ，Realization 8-bit. The number of read and wirte operation is stopped.
<liting> 在 2024-11-17 上传 | 大小：3.72mb | 下载：0

[VHDL编程] free_running_counter

说明：这是一个计数器，可以实现自加1操作的自动计数器。-this is a counter ,By Mika realization operational counter add 1.
<liting> 在 2024-11-17 上传 | 大小：2.86mb | 下载：0

[VHDL编程] key_detect

说明：由verilog编写的简单的按键消抖模块。主要是由“电平检查模块”和“10ms延迟模块”组合合成。-Verilog prepared by the simple key debounce module. Mainly synthesized by a combination of level examination module and module 10ms delay
<陈忠德> 在 2024-11-17 上传 | 大小：2kb | 下载：0