[VHDL编程] eetop.cn_dds

说明：基于verilog的DDS设计,内附代码,仿真环境等说明-the DDS design based on verilog
<王亮> 在 2024-10-14 上传 | 大小：3165184 | 下载：0

[VHDL编程] 0714

说明：这是一个简单的基于VHDL的初学者编写的功能丰富的电子钟.-This is a simple VHDL based program for beginners to write a rich electronic clock.
<zyn> 在 2024-10-14 上传 | 大小：578560 | 下载：0

[VHDL编程] DC-Adder_Array

说明： 要求采用快速进位链（Look Ahead）设计一个21位加法器； 2) 采用结构化的设计方法，所有加法器均采用步骤1）的21位加法器； 3) 在加法器阵列中加入流水线结构（Pipelinc），输入连续送数，输出连续出结果，流水线填满后每拍输出一个结果； -1) requires the use of fast carry chain (Look Ahead) design a 21-bit adder 2) the
<李少博> 在 2024-10-14 上传 | 大小：7168 | 下载：0

[VHDL编程] AsynCFIFO

说明：跨时钟域，异步的FIFO，利用指针移动，数据不移动，通过两级锁存消除跨时钟域的信号竞争-Cross clock domains and asynchronous FIFO, use the pointer to move, do not move the data, eliminating cross clock domain signal through a two-stage competition latch
<李少博> 在 2024-10-14 上传 | 大小：2048 | 下载：0

[VHDL编程] phone

说明：用DE0开发板实现电话计费器，基本功能：可设置通话模式，能初始化话费余额，拨动开关可进入通话模式，并根据通话时间和相应通话模式扣除相应的费用。通话过程中能够通过开关切换显示通话时间和话费余额，并可暂停通话。压缩包里有详细的WORD文档的说明，包括波形仿真和DE0的引脚功能介绍。-Implemented by DE0 board telephone billing, basic function: to set the call mode
<张三> 在 2024-10-14 上传 | 大小：4183040 | 下载：0

[VHDL编程] sinewave-case

说明：利用verilog语言以及case语句实现正弦波波形，并利用modelsim完成波形仿真。-Use verilog language and case statement to achieve sinusoidal waveform, and use modelsim complete waveform simulation.
<刘云> 在 2024-10-14 上传 | 大小：65536 | 下载：0

[VHDL编程] dierci

说明：2011年电赛e题信号产生程序 产生10kbit/s -100Kbit/s的m序列 以及一个伪随机序列-M sequence 2011 CEC signal generator generates e title 10kbit/s - 100Kbit/s, and a pseudo-random sequence
<张宏达> 在 2024-10-14 上传 | 大小：8398848 | 下载：0

[VHDL编程] AD9854_VHD

说明：基于FPGA的AD9854的调试，可以产生最高120M频率的波形-Debug FPGA-based AD9854 can produce the highest frequency waveform 120M
<李肖遥> 在 2024-10-14 上传 | 大小：98304 | 下载：0

[VHDL编程] ADC0809

说明：ADC0809芯片进行模数转换并将数值显示在共阴极数码管上-ADC0809 chip analog to digital conversion and the value displayed on the common cathode LED
<LCY> 在 2024-10-14 上传 | 大小：562176 | 下载：0

[VHDL编程] DM9000A

说明：DM9000A 链接FPGA接口设计及NIOS驱动-DM9000A FPGA interface for NIOS timescope
<白杨> 在 2024-10-14 上传 | 大小：16384 | 下载：0

[VHDL编程] pulse

说明：一个产生可调频率和可调占空比Verilog源代码，希望对你起到作用-A variable frequency and variable duty cycle generates Verilog source code, you want to play a role
<wangzao> 在 2024-10-14 上传 | 大小：1024 | 下载：0

[VHDL编程] time60

说明：一个占用资源很少的时钟产生Verilog代码，值得借鉴-A small footprint clock generator Verilog code, is worth learning
<wangzao> 在 2024-10-14 上传 | 大小：1024 | 下载：0