[VHDL编程] spi_verilog

说明：使用verilog编写的spi传输模块，已经通过验证，有仿真文件，可以传输信息。-Prepared using verilog spi transmission module, has been validated with simulation files, you can transfer information.
<熊峰> 在 2025-02-01 上传 | 大小：5kb | 下载：0

[VHDL编程] DDS

说明：DDS信号源实现源码，实现正弦波、方波、三角波等，频率、相位可调。-DDS signal source to achieve source
<张继森> 在 2025-02-01 上传 | 大小：34kb | 下载：0

[VHDL编程] 1602Pkeyscan

说明：基于FPGA的lcd1602以及矩阵按键扫描程序（verilog）-FPGA-based lcd1602 and matrix key scanning program (verilog)
<文杰> 在 2025-02-01 上传 | 大小：1.66mb | 下载：0

[VHDL编程] filter

说明：滤波器，经过modelsim仿真得到了正确的结果-Filter through modelsim simulation get the correct result
<刘媛媛> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] shumaguan

说明：各种数码管显示源码，七段，八段，共阳共阴都有，且都经过仿真得到正确的波形 -Various digital display source, segment, eight out of a total of yin yang are, and have been to get the correct waveform simulation
<刘媛媛> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] dingshi

说明：定时器加数码管显示源码，以及test bench测试模块源码，经modelsim仿真结果正确-Timer plus digital display source code, and test bench test module source code, by modelsim simulation results are correct
<刘媛媛> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] count

说明：各种常用计数器模块，加减可控计数器和模可变计数器等等，经过仿真得到了正确的波形-Various common counter module, subtraction controllable variable modulus counter counter and so on, through simulation to get the correct waveform
<刘媛媛> 在 2025-02-01 上传 | 大小：4kb | 下载：0

[VHDL编程] duoji

说明：基于FPGA的，运用Verilog语言编写的，通过黑线检测来控制舵机的程序。-FPGA-based, using Verilog language, through the detection of black lines to control the steering process.
<姜敏敏> 在 2025-02-01 上传 | 大小：339kb | 下载：0

[VHDL编程] 8051based_on_Verilog

说明：8051的内核的verilog实现,有完整源代码，部分注释-8051 core verilog achieve
<黄浚羽> 在 2025-02-01 上传 | 大小：247kb | 下载：0

[VHDL编程] Structural-UpDown-Counter

说明：Structural UpDown Counter
<hadimk> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] RAMFIFO_Ctrl_LFSR

说明：RAMFIFO with LFSR Controller
<hadimk> 在 2025-02-01 上传 | 大小：5kb | 下载：0

[VHDL编程] DistRAM

说明：Distributed Single Port RAM
<hadimk> 在 2025-02-01 上传 | 大小：2kb | 下载：0