[VHDL编程] sdr_sdram_controller

说明：使用verilog和VHDL实现 sdram_controller，代码清晰，测试过可以使用。-sdram_controller verilog vhdl
<gyj> 在 2025-02-01 上传 | 大小：2.26mb | 下载：0

[VHDL编程] advanced_boot_copier

说明：ALTERA的FPGA多映像启动代码，可以解决FPGA多核烧写及启动问题，注释很详细。-The multi-image ALTERA FPGA startup code, multicore programming and FPGA can solve the problem started, very detailed notes.
<谭松清> 在 2025-02-01 上传 | 大小：11kb | 下载：0

[VHDL编程] UART

说明： 串口收发程序,-Serial transceiver
<wangw> 在 2025-02-01 上传 | 大小：3kb | 下载：0

[VHDL编程] a2_1

说明：2选一选择器，可以选择通过还是不通过，从两个中间选一个。-2 Select a selector, you can choose or not to pass through from the two intermediate choose one.
<Trank> 在 2025-02-01 上传 | 大小：446kb | 下载：0

[VHDL编程] AD9850-dds

说明：AD9850 DDS 驱动程序 下载值单片机即可使用-AD9850 DDS chip driver download value can be used
<kangxiaorong> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] shumaguan

说明：基于FPGA，使用verilog语言模块设计实现数码管计数-Based on FPGA, using verilog language module design and implementation of digital tube count
<wang> 在 2025-02-01 上传 | 大小：273kb | 下载：0

[VHDL编程] elevator_v2

说明：用verilog语言描述的模拟单电梯的运行过程。方向优先原则。(1)每层电梯入口处设有上下请求按钮（一楼只有上请求，6楼只有下请求），电梯内设有顾客到达层次的停站请求开关。 (2)电梯入口处设有电梯当前所处楼层指示装置及电梯运行模式(上升或下降)指示装置。 (3)电梯每2秒升(降)一层楼。 (4)电梯到达有停站请求的楼层，经过1秒电梯门打开，开门指示灯亮，开门3秒后，电梯进入关门中状态，提示乘客可以按下延迟关门按键，此时指
<饶全成> 在 2025-02-01 上传 | 大小：3.04mb | 下载：0

[VHDL编程] num_clock

说明：基于DE0实验板开发的verilog数字钟程序。实现了12/24小时制切换；闹钟；整点报时等功能。-Based on experimental board development DE0 verilog digital clock procedures. To achieve a 12/24 hour switch alarm clock whole point timekeeping function.
<饶全成> 在 2025-02-01 上传 | 大小：2.91mb | 下载：0

[VHDL编程] eatfish

说明：vhdl语言，可以实现大鱼吃小鱼功能的时钟仿真仿真，经过测试可用-vhdl language, can achieve ones devour function clock simulation simulation, tested available
<我有> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] i2c_latest.tar

说明：This module provides a bridge between an I2S serial device (audio ADC, S/PDIF Decoded data) and a parallel device (microcontroller, IP block).
<raj> 在 2025-02-01 上传 | 大小：1.41mb | 下载：0

[VHDL编程] vhdl_01110010

说明：一个简易的产生巴克码和巴克码的检测程序，适合于刚刚学习VHDL语言的入门。-A simple code and generate Barker Barker code testing procedures, suitable for just learning VHDL language entry.
<鸿雨> 在 2025-02-01 上传 | 大小：150kb | 下载：0

[VHDL编程] pulse_syn

说明：跨异步时钟域单bit处理模式，工程实际应用中，非常有效。-Cross-domain single-bit processing asynchronous clock mode, practical application of engineering, is very effective.
<王建军> 在 2025-02-01 上传 | 大小：69kb | 下载：0