[VHDL编程] dingshi

说明：定时器加数码管显示源码，以及test bench测试模块源码，经modelsim仿真结果正确-Timer plus digital display source code, and test bench test module source code, by modelsim simulation results are correct
<刘媛媛> 在 2025-04-23 上传 | 大小：1kb | 下载：0

[VHDL编程] count

说明：各种常用计数器模块，加减可控计数器和模可变计数器等等，经过仿真得到了正确的波形-Various common counter module, subtraction controllable variable modulus counter counter and so on, through simulation to get the correct waveform
<刘媛媛> 在 2025-04-23 上传 | 大小：4kb | 下载：0

[VHDL编程] duoji

说明：基于FPGA的，运用Verilog语言编写的，通过黑线检测来控制舵机的程序。-FPGA-based, using Verilog language, through the detection of black lines to control the steering process.
<姜敏敏> 在 2025-04-23 上传 | 大小：339kb | 下载：0

[VHDL编程] 8051based_on_Verilog

说明：8051的内核的verilog实现,有完整源代码，部分注释-8051 core verilog achieve
<黄浚羽> 在 2025-04-23 上传 | 大小：247kb | 下载：0

[VHDL编程] Structural-UpDown-Counter

说明：Structural UpDown Counter
<hadimk> 在 2025-04-23 上传 | 大小：1kb | 下载：0

[VHDL编程] RAMFIFO_Ctrl_LFSR

说明：RAMFIFO with LFSR Controller
<hadimk> 在 2025-04-23 上传 | 大小：5kb | 下载：0

[VHDL编程] DistRAM

说明：Distributed Single Port RAM
<hadimk> 在 2025-04-23 上传 | 大小：2kb | 下载：0

[VHDL编程] FCS_16

说明：fr a me Check Sequence 16 bit Generator (CRC-CCITT and CRC-16)
<hadimk> 在 2025-04-23 上传 | 大小：2kb | 下载：0

[VHDL编程] FIFO-Controller-with-LFSR

说明：FIFO Controller With LFSR
<hadimk> 在 2025-04-23 上传 | 大小：3kb | 下载：0

[VHDL编程] Structural-Pipeline-Multiplier

说明：Structural Pipeline Multiplier
<hadimk> 在 2025-04-23 上传 | 大小：4kb | 下载：0

[VHDL编程] tst8

说明：verilog编写的键盘接口程序，带串口测试-verilog prepared by the keyboard interface program with serial test
<huanglei> 在 2025-04-23 上传 | 大小：653kb | 下载：0

[VHDL编程] FPGA_NIOS_liushuideng

说明：基于FPGA的NIOS处理器实现简单的流水灯功能-NIOS processor FPGA-based realization of a simple light water feature
<wtw> 在 2025-04-23 上传 | 大小：487kb | 下载：0