[VHDL编程] using-the-gate-light-up-an-LED-lamp

说明：using the gate light up an LED lamp-Experiment 1 a: using the gate light up an LED lamp
<shenyq> 在 2025-02-01 上传 | 大小：214kb | 下载：0

[VHDL编程] Cpld

说明：本程序是用verilog语言在CPLD上实现智能小车控制部分，并通过并行通信，实现与单片机的通信。-This program is to control the robot car,and comunication with the C8051FXX by the Parallel communication.
<林夕> 在 2025-02-01 上传 | 大小：130kb | 下载：0

[VHDL编程] RS422_receive

说明：该代码为串口接收数据源程序，可以帮助理解FPGA接收串口数据原理-UART RS422 receive
<tianye> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] i2c_reader

说明：一个采用IIC协议，从ROM里面读数据的接口程序，采用verilog语言，状态机实现。-One with IIC protocol, which read data from ROM interface program, using verilog language, the state machine implementation.
<why> 在 2025-02-01 上传 | 大小：3kb | 下载：0

[VHDL编程] 01

说明：特权同学的SDRAM代码及详解，非常有用。-Privileged students SDRAM code and detailed, very useful.
<郭果> 在 2025-02-01 上传 | 大小：1.3mb | 下载：0

[VHDL编程] shuzixinhao

说明：使用verilog编程，实现m序列发生，m转化为曼彻斯特编码。已经过仿真，拥有vt文件。-Use verilog programming, the realization of m sequence, m into Manchester coding. Simulation, has been with vt.
<谢华> 在 2025-02-01 上传 | 大小：2.36mb | 下载：0

[VHDL编程] DAC

说明：实现AD模数转换的作用，已通过验证，功能可以实现-Analog to digital converter to achieve the role of AD, has been validated, the function can be achieved
<耿新宇> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] mPsequences

说明：m序列信号发生，用verilog编写，在fpga上可实现-m sequences
<catherine zhang> 在 2025-02-01 上传 | 大小：266kb | 下载：0

[VHDL编程] jianyijisuanqi

说明：用VHDL实现简易计算器，实现加法、减法、乘法、除法的功能。-Use VHDL to realize simple calculator, can realize the function of addition, subtraction, multiplication, and division.
<双> 在 2025-02-01 上传 | 大小：16kb | 下载：0

[VHDL编程] 8weijiafaqi

说明：8位加法器的源代码，刚用过，编译仿真都通过了。-Eight adder s source code, just used, compile the simulation has passed.
<双> 在 2025-02-01 上传 | 大小：6kb | 下载：0

[VHDL编程] bit4_4

说明：用verilog语言编写的串口通信程序， 可以和下位机其他串口通信，控制4位继电器的开关-Using verilog language serial communication program, and slave other serial communications, control four relays switch
<张思文> 在 2025-02-01 上传 | 大小：402kb | 下载：0

[VHDL编程] 24

说明：基于6M晶振FPGA的篮球24秒计时器verilog HDL代码，附testbench-Verilog HDL code for FPGA-based 6M crystal basketball 24 seconds timer, with testbench
<单俍> 在 2025-02-01 上传 | 大小：1kb | 下载：0