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文件名称:spi_verilog

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2013-07-26
  • 文件大小：
  • 5kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 熊*
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

使用verilog编写的spi传输模块，已经通过验证，有仿真文件，可以传输信息。-Prepared using verilog spi transmission module, has been validated with simulation files, you can transfer information.
(系统自动生成,下载前可以参看下载内容)

下载文件列表





spi_slave_model.v

tb_spi_top.v

wb_master_model.v

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