[VHDL编程] GRAYcode

说明：二进制码转换为格雷码，整个工程包括了波形文件，在Quartus上的可以直接进行仿真。-Binary code is converted to Gray code, the entire project, including the waveform files in the Quartus on direct simulation.
<桃子> 在 2024-11-11 上传 | 大小：29kb | 下载：0

[VHDL编程] jkchu

说明：jk触发器，自己尝试编辑的，用状态机实现，可以-jk flip-flop, try to edit their own, using state machine to achieve, you can
<谢小川> 在 2024-11-11 上传 | 大小：80kb | 下载：0

[VHDL编程] fenpin

说明：分频器，自己尝试编辑的，20和40分频，可以-Divider, try to edit their own, 20 and 40 sub-band can be
<谢小川> 在 2024-11-11 上传 | 大小：91kb | 下载：0

[VHDL编程] quanjia

说明：全加器，使用宏功能模块，并附有波形仿真图-Full adder, the use of macro functional blocks, together with simulation waveform diagram
<谢小川> 在 2024-11-11 上传 | 大小：90kb | 下载：0

[VHDL编程] zhuangtai

说明：状态机的典型饮用，可供学习模仿之用，四个状态，简单易学-State machine of the typical drinking, can be used to learn to imitate, four state, easy to learn
<谢小川> 在 2024-11-11 上传 | 大小：98kb | 下载：0

[VHDL编程] pcm1804_i2s_data_adjust2

说明：用于pcm1804调整I2S的数据，使I2S的音频同步并且在FIFO中不溢出。能够自动判断FIFO --中的状态，通过调整从FIFO中输出的数据的个数来使FIFO既不上溢也不下溢。 -- 为了达到更高的精度要求，可以通过加大采样时钟clk的频率。-I2S for pcm1804 adjusted data, so that I2S audio synchronization and FIFO does not overflow.
<WQL> 在 2024-11-11 上传 | 大小：2kb | 下载：0

[VHDL编程] amba_verilog

说明：IC设计相关，arm内的AMBA桥实现的源码，verilog语言实现，-IC design, arm within the realization of the source AMBA bridge, verilog language,
<伊路发> 在 2024-11-11 上传 | 大小：18kb | 下载：1

[VHDL编程] viterbi

说明：介绍了viterbi译码器的编解码器的设计，包括decoder.v,encoder.v.control.v,ram.v等，压缩 包里面有pdf说明-Introduced a viterbi decoder codec design, including decoder.v, encoder.v.control.v, ram.v and so on, there are pdf compression package descr ipti
<yaoyongshi> 在 2024-11-11 上传 | 大小：61kb | 下载：0

[VHDL编程] CIC

说明：介绍了积分梳状滤波器(CIC)设计，压缩包里面有程序的流程图，采用verilogHDL编写，在modelsim上可以实现仿真结果，非常不错-Introduced the integral comb filter (CIC) design, there are procedures for compressed packets flow chart, using verilogHDL prepared on the ModelSim si
<yaoyongshi> 在 2024-11-11 上传 | 大小：150kb | 下载：0

[VHDL编程] CORDIC

说明：介绍了CORDIC数字计算机的设计，采用的是verilogHDL,在modelsim上可以实现仿真验证，压缩包中包含CORDIC的工作结构图，比较详细-Introduced the CORDIC digital computer design, using the verilogHDL, can be achieved on the ModelSim simulation, compressed package that contain
<yaoyongshi> 在 2024-11-11 上传 | 大小：138kb | 下载：0

[VHDL编程] add

说明：介绍了carry_chain_adder，carry_skip_adder,ipple_carry_adder三种常用的加法器，采用verilogHDL语言，利用modelsim软件仿真验证，压缩包中包含有流程图-Introduced carry_chain_adder, carry_skip_adder, ipple_carry_adder three commonly used adder, using verilogHDL lan
<yaoyongshi> 在 2024-11-11 上传 | 大小：364kb | 下载：0

[VHDL编程] divider

说明：介绍了除法器的设计，采用verilogHDL语言，利用modelsim仿真验证，压缩包中包含了流程图-Introduced the divider design, using verilogHDL language, the use of ModelSim simulation, compressed package that contains a flow chart
<yaoyongshi> 在 2024-11-11 上传 | 大小：82kb | 下载：0