[VHDL编程] Verilog数字系统设计教程(第2版)

说明：主要针对用VHDL语言开发FPGA编程学习资料，简单实用。(Mainly for the use of VHDL language development FPGA programming learning materials, simple and practical.)
<帮主 > 在 2024-11-13 上传 | 大小：42mb | 下载：0

[VHDL编程] hheev

说明：Consider shadow rain attenuation and multipath effects Particle image segmentation and matching subroutines themselves are prepared, Modulated signals to calculate its density Pu-related.
<sunjenggeng > 在 2024-11-13 上传 | 大小：4kb | 下载：0

[VHDL编程] kyxvd

说明：Import data files as input parameters matlab program is running, This function is used to calculate the arbitrary function of the first order partial derivative (numerical methods), Is a two hidden layer back propagation
<goufuisiuban > 在 2024-11-13 上传 | 大小：7kb | 下载：0

[VHDL编程] yv333

说明：STM32 all the information produced by the MP3, Correlation analysis process matlab method, matlab prepared cellular automata.
<rsaeq > 在 2024-11-13 上传 | 大小：4kb | 下载：0

[VHDL编程] feng_ac88

说明：PV modules contain, MPPT module, BOOST module, inverter module, Dimensional phononic crystals FDTD method calculation examples band gap, The signal spectral analysis and filtering.
<rsaeq > 在 2024-11-13 上传 | 大小：5kb | 下载：0

[VHDL编程] hiehoupei

说明：Rotating machinery 2-d holographic spectrum calculation, Pattern Recognition bayes discriminant analysis algorithm, Undergraduate complete set requirements refer to the standard test models.
<tbfgcty > 在 2024-11-13 上传 | 大小：5kb | 下载：0

[VHDL编程] piu_kf13

说明：Prediction Error Method for Parameter Identification - the idea of relaxation, Phased array antenna pattern (Chebyshev weights), There are detailed notes.
<huinaosan > 在 2024-11-13 上传 | 大小：5kb | 下载：0

[VHDL编程] 以太网控制器Verilog源码(含有MAC,MII接口)

说明：以太网控制器Verilog源码(含有MAC,MII接口)(Ethernet controller Verilog source code (including MAC, MII interface))
<天地孤影i > 在 2024-11-13 上传 | 大小：70kb | 下载：0

[VHDL编程] SD_rtl

说明：用verilog实现sd卡读写，亲测可用(Implementation of SD card read and write with Verilog)
<天地孤影i > 在 2024-11-13 上传 | 大小：4kb | 下载：0

[VHDL编程] AXI slave

说明：使用verilog语言实现了AXI总线通信协议的从机部分(The slave part of AXI bus communication protocol is realized by using Verilog language)
<天地孤影i > 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] B4A_BluetoothExample

说明：cos tam nie wiem co spacja za malo liter 20
<resonator > 在 2024-11-13 上传 | 大小：9kb | 下载：0

[VHDL编程] Vivado 2016.1 安装流程

说明：Vivado是 Xilinx新一代针对7系列及后续 系列及后续 FPGA 的开发平台。 Vivado 2016.1是官方首个支持 是官方首个支持 win10的版本。(Vivado is the new generation of Xilinx for the 7 and subsequent series and subsequent FPGA development platform. Vivado 2016.1 is the off
<两棵小树 > 在 2024-11-13 上传 | 大小：600kb | 下载：0