[VHDL编程] 8255_OSED

说明：用VHDL语言实现可编程并行接口芯片8255，包括8255的全部功能-Using VHDL language programmable parallel interface chip 8255, including all of the features of 8255
<asd> 在 2024-10-09 上传 | 大小：226304 | 下载：0

[VHDL编程] xapp858

说明：xilinx公司的ＤＤＲ实现源码，希望对你的开发有所帮助-Xilinx DDR to achieve the company s source code, and they hope to be helpful to your development
<feng> 在 2024-10-09 上传 | 大小：64512 | 下载：0

[VHDL编程] clock

说明：在ACEX EP1K30TC144-3实现了闹钟功能,并能修改定时,和当前时间-ACEX EP1K30TC144-3 in the realization of the alarm clock function, and can modify from time to time, and the current time
<谢文> 在 2024-10-09 上传 | 大小：524288 | 下载：0

[VHDL编程] Asynchronous_read_write_RAM

说明：Dual Port RAM Asynchronous Read/Write 经过modelsim仿真 -Dual Port RAM Asynchronous Read/Write through ModelSim Simulation
<lianlianmao> 在 2024-10-09 上传 | 大小：1024 | 下载：0

[VHDL编程] Synchronous_read_write_RAM

说明：Synchronous read write RAM verilog。经过modelsim se仿真。-Synchronous read write RAM verilog. Through simulation modelsim se.
<lianlianmao> 在 2024-10-09 上传 | 大小：1024 | 下载：0

[VHDL编程] Synthesizable_FIFO_verilog

说明：Synthesizable FIFO Model This example describes a synthesizable implementation of a FIFO. The FIFO depth and FIFO width in bits can be modified by simply changing the value of two parameters, `FWIDTH and `FDEPTH. For t
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[VHDL编程] Content_Addressable_Memory

说明：Content Addressable Memory 的verilog源代码。经过modelsim仿真。-Content Addressable Memory of Verilog source code. After ModelSim simulation.
<lianlianmao> 在 2024-10-09 上传 | 大小：1024 | 下载：0

[VHDL编程] VerilogHDL_advanced_digital_design_code_Ch4

说明：Verilog HDL 高级数字设计源码 _chapter4-Advanced Digital Design Verilog HDL source _chapter4
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[VHDL编程] VerilogHDL_advanced_digital_design_code_Ch5

说明：Verilog HDL 高级数字设计源码 _chapter5-Advanced Digital Design Verilog HDL source _chapter5
<lianlianmao> 在 2024-10-09 上传 | 大小：63488 | 下载：0

[VHDL编程] VerilogHDL_advanced_digital_design_code_Ch6

说明：VerilogHDL_advanced_digital_design_code_Ch6 Verilog HDL 高级数字设计源码ch6-Advanced Digital Design VerilogHDL_advanced_digital_design_code_Ch6Verilog HDL source CH6
<lianlianmao> 在 2024-10-09 上传 | 大小：69632 | 下载：0

[VHDL编程] VerilogHDL_advanced_digital_design_code_Ch7

说明：VerilogHDL_advanced_digital_design_code_Ch7 Verilog HDL 高级数字设计 源码ch7-Advanced Digital Design VerilogHDL_advanced_digital_design_code_Ch7Verilog HDL source CH7
<lianlianmao> 在 2024-10-09 上传 | 大小：47104 | 下载：0

[VHDL编程] rs

说明：RS编码，verilog编写，可以自定义多项式，(255,233)和(204,188)均可。-RS coding, verilog prepared, can customize the polynomial, (255,233) and (204188) may.
<sunwind> 在 2024-10-09 上传 | 大小：5120 | 下载：0