[VHDL编程] v2.1_ok

说明：CPLD的例子程序2,EPM7064芯片,PC104扩展卡上应用-Examples of CPLD procedures 2, EPM7064 chip, PC104 expansion cards application
<Sean Cheung> 在 2024-11-11 上传 | 大小：254kb | 下载：0

[VHDL编程] toshiba

说明：TOSHIBA公司的射频卡VERILOGHDL代码 包括TOP 顶层文件，MAIN主要控制文件，EEPROM存储单元文件-TOSHIBA s RF card VERILOGHDL including the TOP code top-level document, MAIN main control file, EEPROM memory cell paper
<liangtao> 在 2024-11-11 上传 | 大小：8.2mb | 下载：0

[VHDL编程] tx

说明：自己编写的串口UART发送的Verilog模块。与FIFO连接，可以实现自动连续发送。-I have written serial UART to send the Verilog module. Connect with the FIFO, you can realize automatic continuous send.
<YongZhiLi> 在 2024-11-11 上传 | 大小：7kb | 下载：0

[VHDL编程] rxd

说明：自己编写的串口UART的接收Verilog模块，支持中断和查询方式接收，对信号的畸变适应能力强。-I have written serial UART reception Verilog modules, support and inquiries receive interrupt signal distortion adaptable.
<YongZhiLi> 在 2024-11-11 上传 | 大小：2kb | 下载：0

[VHDL编程] adc

说明：Analog-to-Digital Converter，VHDL code-Analog-to-Digital Converter, VHDL code
<leigh lee> 在 2024-11-11 上传 | 大小：14kb | 下载：0

[VHDL编程] ram

说明：RAM， Random-access memory，Verilog code-RAM, Random-access memory, Verilog code
<leigh lee> 在 2024-11-11 上传 | 大小：14kb | 下载：0

[VHDL编程] rom

说明： Read-only memory,Verilog code
<leigh lee> 在 2024-11-11 上传 | 大小：8kb | 下载：0

[VHDL编程] 128×16ram

说明：VHDL程序设计的RAM存储器，双端口，128×16比特-VHDL programming RAM memory, dual-port, 128 × 16 bits
<petri> 在 2024-11-11 上传 | 大小：1kb | 下载：0

[VHDL编程] add_1p

说明：2级流水线实现的8位全加器的VHDL代码，适用于altera系列的FPGA/CPLD-Realize two lines of eight full adder of the VHDL code, applicable to altera series of FPGA/CPLD
<wgx> 在 2024-11-11 上传 | 大小：1kb | 下载：0

[VHDL编程] add_2p

说明：2级流水线，使用4元件实现的22位全加器的VHDL语言实现，适用于altera的FPGA-2 lines, use the 4 components realize the full adder 22 of the VHDL language, applicable to altera the FPGA
<wgx> 在 2024-11-11 上传 | 大小：1kb | 下载：0

[VHDL编程] add_3p

说明：3级流水线，含4元件的22位全加器的VHDL语言实现，适用于altera系列的FPGA-3-stage pipeline, with 4 components of 22 full adder realize the VHDL language, applicable to altera Series FPGA
<wgx> 在 2024-11-11 上传 | 大小：2kb | 下载：0

[VHDL编程] add_ff8

说明：利用触发器实现的，8位半加器的VHDL语言实现，适用于altera系列FPGA-Realize the use of triggers, and 8-bit half adder of the VHDL language, applicable to altera Series FPGA
<wgx> 在 2024-11-11 上传 | 大小：1kb | 下载：0