[VHDL编程] Power_Supply_Monitor

说明：This module implements the logic for monitoring power supply inputs
<Shirish Mukim> 在 2024-11-08 上传 | 大小：1kb | 下载：0

[VHDL编程] min-sel

说明：用来找到输入数据中的最小值和第二小值得verilog源码，可仿真-Used to find the minimum value of the input data and the second small worth verilog source code, can be emulated
<薛天志> 在 2024-11-08 上传 | 大小：1kb | 下载：0

[VHDL编程] exp11

说明：在掌握可控脉冲发生器的基础上了解正负脉宽数控调制信号发生的原理。熟练的运用示波器观察实验箱上的探测点波形。掌握时序电路设计的基本思想。-On the basis of mastering the controllable pulse generator, the principle of the digital modulation signal of the positive and negative pulse width is u
<漆广文> 在 2024-11-08 上传 | 大小：1kb | 下载：0

[VHDL编程] am-wave

说明：AM波的vhdl方法实现，quartusii上亲测。图形法-AM wave VHDL method to achieve, QuartusII on the pro test. Graphic method
<shanix> 在 2024-11-08 上传 | 大小：1kb | 下载：0

[VHDL编程] AD7612V3

说明：Verilog Code of AD7612
<Jeswanth Kumar> 在 2024-11-08 上传 | 大小：1kb | 下载：0

[VHDL编程] mixer_tx

说明：Digital Mixer: 16-bit signed input with DDS
<tranchi> 在 2024-11-08 上传 | 大小：1kb | 下载：0

[VHDL编程] m_sequence_mod

说明：伪随机序列，m序列发生器，可灵活配置抽头文件，已经仿真通过-m SEQ MODULE
<> 在 2024-11-08 上传 | 大小：1kb | 下载：0

[VHDL编程] code_clk_nco

说明：码时钟发生器，可灵活配置参数，根据比例得到自己所需的码时钟，可用于扩频通信-CODE CLK MODULE CDMA
<> 在 2024-11-08 上传 | 大小：1kb | 下载：0

[VHDL编程] Adder4bit

说明：VHDL full adder 4 bit
<prasepvianto> 在 2024-11-08 上传 | 大小：1kb | 下载：0

[VHDL编程] Adder4bit7Segment

说明：vhdl adder 4 bit to 7segmnet
<prasepvianto> 在 2024-11-08 上传 | 大小：1kb | 下载：0

[VHDL编程] BCDto7Segment

说明：vhdl bcd to seven segment
<prasepvianto> 在 2024-11-08 上传 | 大小：1kb | 下载：0

[VHDL编程] linear

说明：线性分组码编码电路和译码电路实现程序，仿真测试文件-Controls, coding, simulation test file linear block code
<任一涵> 在 2024-11-08 上传 | 大小：1kb | 下载：0