[VHDL编程] ASK_DEMODULATION_AND_TEST_CODE

说明：ASK解调VHDL程序及仿真,项目已使用，好用-ASK demodulation VHDL procedures and simulation, the project has been used, easy to use
<于工> 在 2024-10-05 上传 | 大小：1024 | 下载：0

[VHDL编程] ASK_modulation_code

说明：ASK调制VHDL程序，好用，已测试通过-ASK modulation VHDL program, easy to use, has been tested
<于工> 在 2024-10-05 上传 | 大小：1024 | 下载：0

[VHDL编程] CPSK_modulation_code

说明：CPSK调制VHDL程序，测试正确，已使用-CPSK modulation VHDL procedures, the test is correct, has been used
<于工> 在 2024-10-05 上传 | 大小：1024 | 下载：0

[VHDL编程] add

说明：硬件描叙语言实现一个加法器，开发环境使用的是libreo，用的是Verilog语言-Hardware descr iption language to realize an adder, development environment using the libreo, with Verilog language
<刘锋> 在 2024-10-05 上传 | 大小：1024 | 下载：0

[VHDL编程] median5x1

说明：一个自己写的5x1中值滤波算法，可以直接使用.-It is 5x1 median filter arithmetic.
<梁雄> 在 2024-10-05 上传 | 大小：1024 | 下载：0

[VHDL编程] uart

说明：串口功能的硬件调试，串口功能，VHDL语言-A serial port function hardware debugging, serial port function, VHDL language
<lzx> 在 2024-10-05 上传 | 大小：1024 | 下载：0

[VHDL编程] TOP

说明：IFFT快速傅里叶逆变换的FPGA实现,IFFT的实现-IFFT fast Fourier inverse transformation of the FPGA implementation
<lzx> 在 2024-10-05 上传 | 大小：1024 | 下载：0

[VHDL编程] mspi

说明：通过SPI接口给一段位宽16位长度为8的配置寄存器进行赋值。这些配置寄存器均要求可读可写。并编写激励进行测试，先写后读，验证功能正确性。SPI接口电路的具体要求如下： （1）输入信号为全局复位信号reset，片选信号cs，串行输入时钟信号sclk，串行数据输入信号sdi和串行数据输出信号sdo。 （2）每个传输周期进行一次16位的数据传输。每个传输周期内共传输24比特的数据，其中最开始的两个比特为10时表示读操作，最开始的两
<粥米> 在 2024-10-05 上传 | 大小：1024 | 下载：0

[VHDL编程] BTO

说明：这是一个十六进制显示译码器，可在EDA板子上实现，希望对大家有帮助-This is a hexadecimal display decoder may be implemented on EDA board, we hope to help
<郎金溪> 在 2024-10-05 上传 | 大小：1024 | 下载：0

[VHDL编程] coordinate-transformation

说明：实现坐标变换，包括clark和park变换，clark变换实现三相静止坐标转换到两相静止坐标，park变换实现两相静止坐标转换到两相旋转坐标-Achieve coordinate transformation, including clark and park transform, clarke transform phase static coordinate conversion to the two-phase stationar
<cpf> 在 2024-10-05 上传 | 大小：1024 | 下载：0

[VHDL编程] bayer_sensor_mod

说明：基于verilog编写的 CMOS sensor 模型，可以输出bayer 数据，尺寸可调-Verilog prepared by the CMOS sensor model, you can output bayer data, size adjustable
<冯代高> 在 2024-10-05 上传 | 大小：1024 | 下载：0

[VHDL编程] Counter

说明：best simple counter for verilog modelsim6.5
<nabastin> 在 2024-10-05 上传 | 大小：1024 | 下载：0