资源列表
[VHDL编程] epm240_example
说明:VHDL代码,共10个程序,分别是1分频器2状态机3计数器4拨码开关对应数码管显示5键盘及显示6键盘显示7交通灯8汉字滚动9ADC0804直流采样和显示10正弦波发生器(A total of 10 procedures, namely, 1 frequency dividers, 2 state machines, 3 counters, 4 dial switches, corresponding to digital tube di<girl_lily> 在 2024-12-27 上传 | 大小:308kb | 下载:0
[VHDL编程] risc_spm_v14
说明:使用Altera CycloneIV 用Verilog语言实现一个精简指令集cpu(Using Altera CycloneIV to implement a streamlined instruction set CPU in Verilog language)<LucienJ> 在 2024-12-27 上传 | 大小:1.01mb | 下载:0
[VHDL编程] Icarus-master
说明:Icarus bitcoin fpga code for ZTEX<Samqiu> 在 2024-12-27 上传 | 大小:46.55mb | 下载:1
[VHDL编程] random_check
说明:随机码流中的报文捕捉器,Verilog编写,本报文捕捉器用于记录报文中数字信号“1”的个数。当报文捕捉器检测到随机码流中出现“1101”的序列后,确认为报头,并开始对后续正式报文中的“1”进行计数,针对AX516系统开发板(A message trap in a random stream, written by Verilog, is used to record the number of "1" in a me<wanwan000> 在 2024-12-27 上传 | 大小:953kb | 下载:0
[VHDL编程] 26518282FPGA
说明:ep2c20f484n的应用,具有很大的作用(The application of ep2c20f484n has a great effect)<(⊙﹏⊙)> 在 2024-12-27 上传 | 大小:9.03mb | 下载:0
[VHDL编程] CPU-Pipeline
说明:五级流水线的CPU的工程文件,在vivado上用verilog语言实现,包括串口,可进行简单的数学加法运算。(Five-stage pipeline CPU project files, including the serial port. vivado Verilog language. This CPU can do simple mathematical addition.)<Si Cheng> 在 2024-12-27 上传 | 大小:14kb | 下载:0
[VHDL编程] 55680576lift
说明:电梯的智能控,是很好的毕业设计选择,十分有用(The intelligent control of the elevator is a good choice of graduation design)<二维星空> 在 2024-12-27 上传 | 大小:282kb | 下载:0