[VHDL编程] bt656_to_yuv422

说明：从bt656数据流中提取出同步信号, 适合于搞fpga/cpld开发调式-bt656 internel sync to extern sync singal， bt656 internel sync to extern sync singal
<zbunix> 在 2024-12-27 上传 | 大小：1kb | 下载：1

[VHDL编程] Basys2Lcd

说明：This the file of controling a LCD display of Basys2 board used to pass the exams of VHDL-This is the file of controling a LCD display of Basys2 board used to pass the exams of VHDL
<plaukuotis> 在 2024-12-27 上传 | 大小：1kb | 下载：0

[VHDL编程] led_demo

说明：一个流水灯的实现程序，可以在此基础上进行修改。-The realization of a light water program can be modified based on this.
<Dante.W> 在 2024-12-27 上传 | 大小：1kb | 下载：0

[VHDL编程] ViterbCoder217

说明：vertbi217编码的Verilog实现-vertbi217 coding verilog realization
<suming> 在 2024-12-27 上传 | 大小：1kb | 下载：0

[VHDL编程] crc

说明：基于verilog的CRC算法-CRC algorithm based on verilog.
<mxc> 在 2024-12-27 上传 | 大小：1kb | 下载：0

[VHDL编程] fsm

说明：三段式状态机的典型写法，verilog实现-The three section type of typical state machine method, Verilog implementation
<mxc> 在 2024-12-27 上传 | 大小：1kb | 下载：0

[VHDL编程] pipeline

说明：简单的流水线的实现机制，基于verilog语言。-The pipelined implementation, based on Verilog language.
<mxc> 在 2024-12-27 上传 | 大小：1kb | 下载：0

[VHDL编程] rom

说明：ROM模式的实现机制，基于verilog语言。-Implementation mechanism of ROM model, based on Verilog language.
<mxc> 在 2024-12-27 上传 | 大小：1kb | 下载：0

[VHDL编程] data_select4

说明：四 路 数 据 选 择 器，从 四 路 数 据 选 择 一 路。-Quad data selector, all the way the four data.
<赵鹏> 在 2024-12-27 上传 | 大小：1kb | 下载：0

[VHDL编程] coder_8_3

说明：8 - 3 线 优 先 编 码 器 。高电平有效，高位到低位置位。高位优先级高于低位-8 3 line priority encoder. Active high, high to low bit. High priority than low
<赵鹏> 在 2024-12-27 上传 | 大小：1kb | 下载：0

[VHDL编程] adder4

说明：This example illustrates the use of the For Generate statement to construct a ripple-carry adder a full adder function. It also shows how to use a package -This example illustrates the use of the For Generate statement t
<forcewake> 在 2024-12-27 上传 | 大小：1kb | 下载：0

[VHDL编程] PC.vhd

说明：El PC de un datapath
<asdrubal07> 在 2024-12-27 上传 | 大小：1kb | 下载：0