[VHDL编程] IFCtrl.v

说明：dlx design的if模块，instruction fetch，stage 1-dlx design of if module, instruction fetch, stage 1
<Jeff> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] 3jiekaihuanDAFIR

说明：采用开环DA的FIR滤波器，可以提高滤波器的速度，此程序为3个系数，4位输入的DA FIR滤波器的开环形式。-Open-loop DNA FIR filter, can improve the speed of the filter, the procedure for the three coefficients, open-ring form four inputs DA FIR filter.
<yang> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] iir_pipe

说明：此程序应用了流水线技术来实现IIR滤波器，它是由一个非递归部分和一个具有延迟为2和系数为9/16的递归部分构成。-The procedure applied to the pipeline techniques to achieve an IIR filter, which consists of a non-recursive portion and having a delay of 2 and a coefficient of t
<yang> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] duoxiangchouqu

说明：该程序采用多相分解方式实现的抽取器滤波器，该抽取器的运行速度要比向下采样器的通常FIR滤波器的速度快R倍。-The program uses polyphase decomposition way to achieve the decimation filter, the speed of the extractor runs faster than the down sampler of the FIR filter is gener
<yang> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] sinclvboqi

说明：该程序实现了sinc滤波器的分数延迟速率变换器，其中R = 0.75.-The program implements a sinc filter fractional delay rate converter, where R = 0.75.
<yang> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] farrow

说明：该程序实现多项式分数延迟（farrow）的设计。-The program polynomial fractional delay (farrow) design.
<yang> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] DDS

说明：dds测试程序，例化了DDS可以发出频率和相位可控的正弦波形-dds test program, for example, can issue of the DDS frequency and phase controlled sinusoidal
<ggww> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] pararel-8-bit-adder-verilog

说明：implementation of 8bit adder with pararel computation. It s use S/P converter and P/S converter. The code is written in verilog language
<appolo> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] regfiles

说明：寄存器堆 32个寄存器，可实现数据写入和读出，regfiles 时钟控制-Register file 32 registers allow data writing and reading, regfiles clock control
<Fanya> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] APB_slave

说明：APB slave template for AMBA bus written in Verilog
<corgano> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] bt656_to_yuv422

说明：从bt656数据流中提取出同步信号, 适合于搞fpga/cpld开发调式-bt656 internel sync to extern sync singal， bt656 internel sync to extern sync singal
<zbunix> 在 2024-10-06 上传 | 大小：1024 | 下载：1

[VHDL编程] costas

说明：costas锁相环matlab仿真代码，对costas环的研究和硬件实现具有指导意义。-Costas Phase-Loop MATLAB Code.
<lengmin> 在 2024-10-06 上传 | 大小：1024 | 下载：0