[VHDL编程] dac

说明：Delta sigma DAC for use in FPGA includes Testbench
<srt> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] verilog

说明：数字锁相环电路verilog源代码 开发环境quartus-Digital PLL circuit verilog source code
<louxy> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] fenpingqi--ok

说明：奇数15倍分频器设计,已通过仿真，代码无误-Odd division design 15 times
<lyjyy> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] cordic

说明：Algorithm for cordic
<ammar> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] QAM

说明：QAM code for project VHDL
<ammar> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] time_cnt

说明：very good programme for you
<ammar> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] runtest

说明：chirp trip for beginners
<ammar> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] resomador

说明：a sorce of somador in vhdl
<daniel> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] add_tree_mult

说明：verilog HDL编写的8位乘法器，谢谢使用-the preparation of 8-bit multiplier verilog
<田甜> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] jianfa

说明：用verilog编写的用减法实现除法功能-Prepared using verilog function to perform division by subtraction
<黄林> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] vhdl

说明：4位乘法器 vhdl library IEEE use IEEE.std_logic_1164.all entity one_bit_adder is port ( A: in STD_LOGIC B: in STD_LOGIC C_in: in STD_LOGIC S: out STD_LOGIC C_out: out STD_LOGIC ) en
<陈强> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] 12

说明：4位除法器 library IEEE use IEEE.std_logic_1164.all use IEEE.std_logic_unsigned.all entity fpdiv is port ( DIVz: out STD_LOGIC A: in STD_LOGIC_VECTOR (3 downto 0) B: in STD_LOGIC_VECTOR (3 downt
<陈强> 在 2024-10-10 上传 | 大小：1024 | 下载：0