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[VHDL编程] PROCESS_CLARA_4
说明：引用了TXT文档数据导入激励数据源的方法-TXT document referenced data into the data sources for excitation<houyongchang> 在 2025-01-15 上传 | 大小：1kb | 下载：0
[VHDL编程] kongtiaokongzhi
说明：用状态机方式编写的简单的空调控制器，根据外界不同的温度控制制冷升温-With the state machine approach to the preparation of a simple air-conditioning controller, according to outside temperature of different refrigerant temperature control<xdm> 在 2025-01-15 上传 | 大小：1kb | 下载：0
[VHDL编程] fangdoudonganjian
说明：本程序的开发环境是VHDL语言环境。本程序采用双进程即双process的方式，实现按键防止抖动编码电路的功能。具体是采用行和列双向选中控制的方式，来判断哪个按键被按下。本程序共有三个状态。 本程序是VHDL课程的状态机的典型应用实例！-This procedure is the VHDL language development environment environment. The program uses two-way pr<xdm> 在 2025-01-15 上传 | 大小：1kb | 下载：0
[VHDL编程] shixucaiyangkongzhimokuai
说明：时序控制采样模块，可以根据自己的需要对程序进行相应的修改，以采集到自己想要的数据。-Sequential control sampling module, can need according to oneself the procedure with the corresponding revision, they want to collect the data.<杨阳> 在 2025-01-15 上传 | 大小：1kb | 下载：0
[VHDL编程] pll
说明：verilog硬件描述语言实现数字锁相环功能仿真,-Digital phase-locked loop using verilog<huashuyang> 在 2025-01-15 上传 | 大小：1kb | 下载：0
[VHDL编程] Each-module-program
说明：此程序为基于FPGA乐曲演奏电路设计的VHDL程序，可根据程序手动控制播放的音乐-This program tracks performance FPGA-based VHDL circuit design process, according to the manual control of the music program<赵沂林> 在 2025-01-15 上传 | 大小：1kb | 下载：0
[VHDL编程] PCK_CRC4_D4
说明：E1成帧模块，使用VHDL语言设计中的CRC4校验码生成模块-E1 framing module, using the VHDL language design CRC4 check code generation module<> 在 2025-01-15 上传 | 大小：1kb | 下载：0
[VHDL编程] div_32bits
说明：以ISE为平台，VHDL语言编写的32位补码整数除法器模块，只需在Top模块中调用即可-As a platform to ISE, VHDL language complement 32-bit integer division module, simply call the module to Top<熊思源> 在 2025-01-15 上传 | 大小：1kb | 下载：0